【課題】積層ハードマスクを部分的に残存させつつ、配線層用のビアプラグのアスペクト比を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】基板上に第１の配線層１０２を形成し、第１の配線層１０２上に、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を順に形成し、半導体素子材料１０３、第１の絶縁膜１０４、及び第２の絶縁膜１０５を含むピラー状の構造体を形成する。第１の配線層１０２上に、構造体の上面及び側面を覆うように、第３及び第４の絶縁膜１０９，１０６を形成し、第４の絶縁膜１０６を、第２の絶縁膜１０５が露出するように、部分的に除去する。第１及び第２の絶縁膜内に、半導体素子材料に接続された第１のビアプラグ１０７を形成し、第３及び第４の絶縁膜内に、第１の配線層１０２に接続された第２のビアプラグ１０８を形成し、第１及び第２のビアプラグ上に第２の配線層１１１を形成する。 （もっと読む）

【課題】微細配線においてボイドの発生を確実に防ぐ。
【解決手段】層間絶縁膜１０２、１０３に形成された開口部１２の底面及び側壁、並びに、開口部１２以外の層間絶縁膜１０３上にあるフィールド部に、第一の金属を含むシード膜を形成し、シード膜上にレジストを形成して、開口部１２をレジストで埋め込んだ後、開口部１２の底面上に形成されたシード膜にレジストを残しつつレジストの一部を除去して、開口部１２の側壁２０２Ａ、Ｂの上部からフィールド部２０３にわたって形成されたシード膜を露出させ、開口部１２の側壁の上部、及び、フィールド部２０３に位置するシード膜上に、第一の金属よりも抵抗率が高い第二の金属を含むカバー膜を形成した後、レジストを除去してシード膜を露出させ、露出させたシード膜に、第一の金属を含むめっき膜を形成するものである。 （もっと読む）

【課題】マスクの枚数を増やすことなく、ストレージキャパシタの電極間から半導体パターンを除去して高画質化を実現させる表示装置及びその製造方法を提供する。
【解決手段】本発明によるＴＦＴパネルの製造では、半導体パターンとＴＦＴのドレイン電極とを、同じマスクを利用したエッチングで同時にパターニングする。一方、画素電極の直下に形成される絶縁膜のパターニングには別のマスクを利用する。ドレイン電極を覆う絶縁膜の領域では、中央部の全体を感光させ、周辺部を半分の厚みまで感光させる。ストレージ電極の上方を覆う絶縁膜の領域は薄い一部を残して感光させる。ドレイン電極を覆う誘電膜をエッチングしてドレイン電極を露出させるとき、絶縁膜のその薄い一部がその下地の誘電膜を保護する。その後、絶縁膜のその薄い一部を画素電極の一部に置換し、保護された誘電膜を隔ててストレージ電極と対向させる。 （もっと読む）

【課題】隣接する画素の間に設ける絶縁膜は、バンク、隔壁、障壁、土手などとも呼ばれ
、薄膜トランジスタのソース配線や、薄膜トランジスタのドレイン配線や、電源供給線の
上方に設けられる。特に、異なる層に設けられたこれらの配線の交差部は、他の箇所に比
べて大きな段差が形成される。隣接する画素の間に設ける絶縁膜を塗布法で形成した場合
においても、この段差の影響を受けて、部分的に薄くなる箇所が形成され、その箇所の耐
圧が低下されるという問題がある。
【解決手段】段差が大きい凸部近傍、特に配線交差部周辺にダミー部材を配置し、その上
に形成される絶縁膜の凹凸形状を緩和する。また、上方配線の端部と下方配線の端部とが
一致しないように、上方配線と下方配線の位置をずらして配置する。 （もっと読む）

【課題】配線を設計通りの形状に形成することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の第１の面に位置する電極と、前記第１の面に設けられ、前記電極とオーバーラップする位置に開口部を有する絶縁膜と、を有する構造体を用意する工程と、前記絶縁膜の前記第１の面側の面とは反対側の第２の面に、樹脂突起を形成する工程と、前記電極および前記樹脂突起を覆う第１導電膜を前記第２の面に形成する工程と、前記第１導電膜の前記第２の面側の面とは反対側の第３の面に、前記第１導電膜の前記第３の面より反射率の低い第２導電膜を形成する工程と、前記第２導電膜の前記第３の面側の面とは反対側の第４の面に、フォトレジスト層を形成する工程と、前記フォトレジスト層の一部をマスク層で覆った状態で、前記フォトレジスト層を露光する工程と、前記フォトレジスト層を現像し、フォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクとして前記第１導電膜および前記第２導電膜をエッチングすることにより、前記第１導電膜から形成された配線であって、前記樹脂突起の少なくとも一部を覆い、かつ、前記電極と接続する前記配線を形成する工程と、を有する。 （もっと読む）

【課題】大面積化しても低消費電力を実現した半導体装置の構造およびその作製方法を提供する。
【解決手段】画面で使われる画素の薄膜トランジスタを作製する。その薄膜トランジスタにおいて、ソース配線、ゲート電極を同一平面上に作製する。また、ソース配線と薄膜トランジスタをつなぐ配線と、画素電極と薄膜トランジスタをつなぐ配線を同一工程で作製する。 （もっと読む）

【課題】 フローティングディフュージョン部の容量の増大を抑制することが可能な光電変換装置を提供する。
【解決手段】 光電変換素子と、フローティングディフュージョン部と、転送トランジスタと、増幅トランジスタとが配された半導体基板と、第１の配線層と、第２の配線層とを含む複数の配線層と、を有する光電変換装置において、転送トランジスタのゲート電極と、前記第２の配線層とがスタックコンタクト構造で接続されている。 （もっと読む）

【課題】簡略化された構成を有するトランジスタアレイを、簡易的に製造することが可能なトランジスタアレイの製造方法を提供することを主目的とする。
【解決手段】金属基板を用い、上記金属基板上に、絶縁性材料からなり、貫通孔を有する絶縁層を形成する絶縁層形成工程と、上記絶縁層上に、ドレイン電極が上記絶縁層に形成された貫通孔を介して上記金属基板に接続されるように薄膜トランジスタを形成する、薄膜トランジスタ形成工程と、上記金属基板をパターニングすることにより、上記金属基板を画素電極とする画素電極形成工程と、を有することを特徴とする、トランジスタアレイの製造方法を提供することにより、上記課題を解決する。 （もっと読む）

【課題】再配線のランド部にバンプ電極が接続された半導体集積回路装置において、再配線と半田バンプとの接着強度を向上させる。
【解決手段】再配線２０のランド部２０Ａは、再配線２０を構成する５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）のうち、最上層の第２Ｎｉ膜１７の面積が他の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）の面積よりも大きくなるように構成され、この第２Ｎｉ膜１７の表面に半田バンプ２１が接続されている。そして、半田バンプ２１の端部では、第２Ｎｉ膜１７の直下にポリイミド樹脂膜２２が形成されている。 （もっと読む）

【課題】ＳＯＧで平坦化した半導体装置であっても水分による閾値変動を抑制した半導体装置を提供する。
【解決手段】ＳＯＧ平坦化後にＳＯＧを除去したＭＯＳトランジスタ領域を単層配線とし、ＳＯＧを残した非ＭＯＳトランジスタ領域を多層配線とすることで、ＳＯＧを介したＭＯＳトランジスタへの水分の影響が無くなり、ＭＯＳトランジスタの閾値変動を抑制できる。 （もっと読む）

【課題】 はんだからなるバンプの形成工程中やフリップチップ実装時に、スズのようなはんだ成分がバンプ電極のアンダーバリアメタルを透過してその下のパッド電極と反応し、バンプとパッド電極間の接合信頼性が低下することを防止する。
【解決手段】 半導体基板１上に形成されたパッド電極３とはんだからなるバンプ８間にアンダーバリアメタル６が形成される。アンダーバリアメタル６は保護絶縁膜４に形成された開口５に露出するパッド電極３上から開口５周囲の保護絶縁膜４上までを被覆する。しかしバンプ８の底面はアンダーバリアメタル６より小さく、望ましくは開口５より小さく、且つ開口５内部領域の垂直上方に形成される。 （もっと読む）

【課題】基板を貫通するトレンチによって複数の部分領域に分割されてなる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅ，Ｃｅａ〜Ｃｅｄ，Ｃｅｋ，Ｃｅｌに分割され、前記複数の部分領域のうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、トレンチ３１ａに絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ２０とする。 （もっと読む）

【課題】本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実
にした半導体装置を提供するものである。
【解決手段】本発明における半導体装置において、半導体層上の絶縁膜およびゲイト電極
上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜、前記第１の層間絶縁膜、および前記絶縁膜に設けられ
たコンタクトホールとを有する。前記第１の絶縁層の膜厚は、前記積層の絶縁膜の合計膜
厚の１／３以下に形成する。 （もっと読む）

【課題】プロセス再現性が高く、微細なホールを効率よく低コストで形成することができるホール形成方法、並びに、該ホール形成方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムの提供。
【解決手段】基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、前記ピラーが形成された基材上に絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、前記開口部が形成された絶縁膜を熱処理する熱処理工程とを含むホール形成方法である。 （もっと読む）

【課題】再配線構造を有する半導体装置において、外部接続電極の接合性の低下、層間剥離、クラックの発生等を抑制して信頼性を向上する。
【解決手段】半導体装置５０は、配線層絶縁膜３内に形成された信号配線１と、配線層絶縁膜３上に形成された絶縁膜６及び７と、絶縁膜６及び７内で且つ信号配線１上に形成された配線電極４と、絶縁膜６及び７内で且つ配線電極４上に形成された第１の金属層１０ａと、絶縁膜６及び７上に形成され、第１の金属層１０ａの上面に接続された金属配線１０ｃと、金属配線１０ｃ上に形成された外部接続電極１３ａとを備える。更に、絶縁膜６及び７内で且つ外部接続電極１３ａの下方に形成され、金属配線１０ｃの下面に接続された第２の金属層１０ｂを備える。 （もっと読む）

【課題】絶縁層が積層された導電層に該絶縁層を貫通するカーボンナノチューブが接続される配線構造にて電気的特性を向上することのできる配線形成方法、及び該方法を用いる配線形成装置を提供する。
【解決手段】
下部配線層３２に積層された絶縁層３４を貫通するホール３５に、その内表面の全体が含まれるように触媒層３６，３７を形成した後、ホール３５の内部にシースＳｈが形成され、且つホール３５の内壁面３５ａに対するシースの厚さがホール３５の底壁面３５ｂに対するシースＳｈの厚さよりも小さくなるようにプラズマを生成する。そして、ホール３５の内壁面３５ａに形成された触媒層３６，３７をプラズマ中のスパッタ粒子Ｓｐによって除去した後、ホール３５の底壁面３５ｂに残された触媒層３６，３７を用いて該底壁面３５ｂからカーボンナノチューブ３８を形成する。 （もっと読む）

【課題】外からの圧力を用いることなく、低温または室温でウエーハーを貼り合わせる。
【解決手段】貼り合わされたデバイス構造であって、デバイスまたは回路に接続された第１の組の金属ボンディングパッドおよび第１の基板１０上の金属ボンディングパッドに隣接する第１の非金属領域を有する第１の基板、デバイスまたは回路に接続された第１の組の金属ボンディングパッドに隣接する第２の組の金属ボンディングパッド、および第２の基板１３上の金属ボンディングパッドに隣接する第２の非金属領域を有する第２の基板、および第２の非金属領域に対して第１の非金属領域を接触ボンディングさせることにより形成される第１と第２の組の金属ボンディングパッドの間の接触ボンディングされた界面を含むボンディングされたデバイス構造。第１と第２の基板の少なくとも一方は弾性的に変形され得る。 （もっと読む）

【課題】ピラーを確実に配置することが可能な半導体装置、及びその製造方法を提供する。
【解決手段】本発明の一態様にかかる半導体装置３０は、内部回路領域２０と、内部回路領域２０の外側に設けられたＩ／Ｏ領域１０と、を備える半導体チップ１と、半導体チップ１とフリップチップ接続されたパッケージ基板６と、半導体チップ１とパッケージ基板６との間に配置され、半導体チップ１の最上層配線層１２に含まれる２本以上の接地配線１２ａ上に形成されて、２本以上の接地配線１２ａを接続する導電性のピラー４と、を備えるものである。 （もっと読む）

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備える。前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線は、前記ビアを前記積層方向に直交する方向で貫通し、且つ、上面、下面及び両側面において前記ビアと接触していることを特徴とする。 （もっと読む）

【課題】製造工程の効率化とパッシベーション膜の剥離の抑制とが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、金を含む配線３０ａ及び配線３０ｂを形成する工程と、配線３０ａ及び配線３０ｂに接して、窒化シリコン膜３２をプラズマ気相成長する工程と、窒化シリコン膜３２の製膜レートよりも大きな製膜レートのもと、窒化シリコン膜３２に接し、窒化シリコン膜３２よりもシリコン組成比が小さい窒化シリコン膜２２をプラズマ気相成長する工程と、を有する半導体装置の製造方法である。 （もっと読む）