【課題】メモリセル領域に埋め込みゲート電極を有し、周辺回路領域にプレーナ型ゲート電極と貫通電極を有する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板５０のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板５０上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板５０の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線１２７とを同時に形成する工程と、前記局所配線１２７の下面１２７ａ側を露出する開口１５１を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。 （もっと読む）

【課題】回路を形成した半導体ウェハをダイシングするときに発生するクラックの伝搬を抑制する。
【解決手段】ウェハ１上のチップ領域２にＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を形成すると共に、チップ領域２内でＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を囲むガードリング７６を形成する。また、ウェハ１上のスクライブライン領域３には、チップ領域２に第１層の配線３１を形成するときに、第１の応力吸収パターン３３を同時に形成する。さらに、最上層の配線７４を形成するときに、第２の応力吸収パターン７７を同時に形成する。各応力吸収パターン３３，７７は、チップ領域２を囲むように連続して形成され、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンである。ダイシング時には、第１及び第２の応力吸収パターン３３，７７の一部が残るようにウェハ１を切断する。 （もっと読む）

【課題】半導体装置において、抵抗が増大して変換効率が低下してしまうのを防止する。
【解決手段】半導体装置を、基板２上に形成されたＧａＮ系半導体積層構造３を有する第１トランジスタＱ１と、ＧａＮ系半導体積層構造を有する第２トランジスタＱ２とを備え、第１トランジスタが、複数の第１フィンガ８ＡＸを有する第１ゲート電極８Ａと、複数の第１ドレイン電極９Ａと、複数の第１ソース電極１０Ａとを備え、第２トランジスタが、複数の第２フィンガ８ＢＸを有する第２ゲート電極８Ｂと、複数の第２ドレイン電極９Ｂと、複数の第２ソース電極１０Ｂとを備え、複数の第１ドレイン電極の上方又は下方に接続されたドレインパッド１５と、複数の第２ソース電極の上方又は下方に接続されたソースパッド２５と、複数の第１ソース電極及び複数の第２ドレイン電極に接続された共通パッド３５とを備えるものとする。 （もっと読む）

【課題】作製工程を大幅に削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】ゲート配線上の一部を含む半導体層のエッチングと、画素電極とドレイン電極を接続するためのコンタクトホールの形成を、同一のフォトリソグラフィ工程及びエッチング工程で行うことで、フォトリソグラフィ工程を削減する。これにより露出したゲート配線の一部を絶縁層で覆い、これに液晶層の間隔を維持するスペーサを兼ねさせる。フォトリソグラフィ工程を削減することにより、低コストで生産性の良い液晶表示装置を提供することができる。また、半導体層に酸化物半導体を用いることで、消費電力が低減され、信頼性の高い液晶表示装置を提供することができる。 （もっと読む）

【課題】超高周波帯におけるシリコン基板による損失を低減すると共に、貫通配線のインダクタンス成分の影響を小さくした半導体装置を実現できるようにする。
【解決手段】半導体装置は、回路素子１０５が形成された半導体基板１００と、半導体基板１００の主面の上に形成された第１の誘電体層１２１と、第１の誘電体層１２１の上に形成された第２の誘電体層１３１と、第１の誘電体層１２１を貫通し、回路素子１０５と接続された第１の貫通配線１２２と、第２の誘電体層１３１を貫通し、第１の貫通配線１２２と接続された第２の貫通配線１３２とを備えている。第２の貫通配線１３２は、第１の貫通配線１３２よりもインダクタンスが小さい。 （もっと読む）

【課題】テーパー部を有する溝を備えた半導体装置を容易に形成する。溝内に空洞が形成されるのを防止すると共に、製造歩留まりの低下を抑制する。
【解決手段】半導体装置は、第１の面を有する材料層と、材料層内に設けられ、第１の面に開口部を有する溝を備える。溝は、開口部に接し１以上のスキャロップ形成溝を有するテーパー部と、おおむね垂直な側壁を有する垂直部を有する。スキャロップ形成溝の幅は、垂直部の溝幅よりも大きくなっている。 （もっと読む）

【課題】印刷法にて、容易にヴィアホール等のパターンを形成する方法を提供する事。
【解決手段】基板上に設けられた第一高分子材料からなる第一薄膜をパターニングする際に、第一高分子材料を溶解する第一溶媒に第二高分子材料を溶解させた高分子溶液を準備し、これを第一薄膜に滴下する高分子溶液滴下工程と、第一溶媒が乾燥した後に第一薄膜を第二溶媒に触れさせる第二溶媒接触工程と、を含み、第二溶媒は第一高分子材料を溶解せず、第二高分子材料を溶解する溶媒とする。 （もっと読む）

【課題】半導体装置の配線間の容量低減を実現するとともに、ミスアライメント・ビアを対策する。
【解決手段】配線上及び配線間のスペース領域に絶縁膜７４を形成し、隣接配線間隔が狭い配線の上面を露出するスルーホールの周辺領域の絶縁膜７４をリザーバーとして残して、周辺領域以外の絶縁膜７４を除去し、絶縁膜７４が除去された配線間のスペース領域に空隙を残しつつ、配線上に絶縁膜７７を形成する。 （もっと読む）

【課題】マスク枚数を増加させることなく、積層構造の導電層の下層が露出した構造を有する半導体装置の作製方法を提供する。
【解決手段】ソース電極及びドレイン電極層を形成する導電膜を２層の積層構造で形成し、該導電膜上にエッチングマスクを形成し、該エッチングマスクを用いて該導電膜をエッチングし、該エッチングマスクを残した状態で該導電膜の上層をサイドエッチングして該導電膜の下層の一部を露出させてソース電極及びドレイン電極層とする。このように形成したソース電極及びドレイン電極層と画素電極層は、露出された下層の部分において接続される。ソース電極及びドレイン電極層を形成する導電膜は、例えば、下層をＴｉ層とし、上層をＡｌ層とすればよい。エッチングマスクに開口部が複数設けられていてもよい。 （もっと読む）

【課題】半導体基板に設けられた穴に、絶縁体を介して２つの導電体を充填してなる電極部を有する半導体装置において、２つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板１０の第１の領域１には、表面１１に開口する複数個の有底穴２０が設けられ、第２の領域２には貫通穴３０が設けられ、有底穴２０は貫通穴３０よりも小さい穴幅を有する。絶縁体５０を両導電体４０、６０で挟んでなる積層構造体が、有底穴２０および貫通穴３０に充填され、さらに、第１の領域１において複数個の有底穴２０間にて連続して形成されており、第１の領域１は、当該積層構造体による容量形成部として構成される。有底穴６０における各導電体４０、６０は、それぞれ貫通穴３０における各導電体４０、６０に電気的に接続されて、半導体基板１０の表裏両面１１、１２に取りだされている。 （もっと読む）

【課題】配線の凹凸差を緩和することが可能な構造の半導体装置を提供することを課題と
する。
【解決手段】第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層の間に形
成されると共に、接続孔を有する絶縁層と、第１の導電層及び第２の導電層に接続すると
共に、少なくとも端部の一部が接続孔の内側に形成される第３の導電層と、を有する半導
体装置である。第２の導電層及び第３の導電層が接続する接続孔付近において、第３の導
電層が第１の絶縁層を介して第２の導電層に重畳せず、第３の導電層の端部が第１の絶縁
層上に形成されない。このため、第３の導電層の凹凸を低減することが可能である。 （もっと読む）

【課題】配線構造における電気特性の向上を図る。
【解決手段】グラフェン配線は、配線溝を有する絶縁膜１３と、前記配線溝内の両側面の前記絶縁膜上に形成された第１触媒膜１５と、前記配線溝内の両側面の前記第１触媒膜上に形成され、両側面に対して垂直方向に積層された複数のグラフェンシートで構成された第１グラフェン層１６と、を具備する。 （もっと読む）

【課題】 外部接続用電極の周囲を封止膜で覆ったＣＳＰと呼ばれる半導体装置において、封止膜の上面側を研削するとき、外部接続用電極の上面にバリが発生しないようにする。
【解決手段】 メッキレジスト膜を用いた電解メッキにより外部接続用電極１０を形成した後に、サーフェスプレーナーを用いて全ての外部接続用電極１０の上部およびそれに対応するメッキレジスト膜の上面側を切って除去し、外部接続用電極１０の高さを揃える。この場合、外部接続用電極１０の上面にバリが発生することはない。次に、メッキレジスト膜を剥離し、封止膜１１を形成し、封止膜１１の上面側を研削し、外部接続用電極１０上に封止膜１１が僅か例えば厚さ数μｍ〜１０μｍ残るようにする。この場合、外部接続用電極１０の上部は研削しないため、外部接続用電極１０の上面にバリが発生することはない。次に、外部接続用電極１０の上面中央部に対応する部分における封止膜１１に、レーザビームを照射するレーザ加工により、開口部１２を形成する。 （もっと読む）

【課題】半導体ウェハの保護層に形成された溝のアスペクト比が０．５以上である場合においても、再配線を形成する際のレジスト膜に破壊が生じることを防止する手段を提供する。
【解決手段】半導体ウェハが、集積回路を形成した複数の能動領域と、隣合う能動領域間に設けられたダイシング領域と、能動領域とダイシング領域とを覆う保護層５と、保護層の能動領域の外側を掘込んで形成されたガイド溝２１と、能動領域の保護層上を覆う保護膜７と、保護膜上に形成され、集積回路に電気的に接続する第２の配線９とを備え、ガイド溝のアスペクト比が０．５以上の場合にそのガイド溝を保護膜で覆う。 （もっと読む）

【課題】再配線のパターン形成後のレジストパターンの剥離性を確保しつつ、再配線のパターン形成前のレジストパターンとその下地との密着性を向上させる。
【解決手段】半導体チップ上に形成されたメタル膜５の表層には、レジスト膜６との密着性を上げる表面改質層１６が形成され、表面改質層１６を介してメタル膜５上に再配線７ａ〜７ｃが形成される。 （もっと読む）

【課題】フォトリソグラフィ工程を行う際に、光が乱反射することを抑制することができる半導体装置の製造方法を提供する。
【解決手段】基板１上に下層配線構成膜２ａを形成し、当該下層配線構成膜２ａをパターニングして下層配線２を形成する工程と、基板１に下層配線２を覆う層間絶縁膜４を形成し、層間絶縁膜４にビアホールを形成する工程と、スパッタ法により層間絶縁膜４上に第１上層配線構成膜７ａを形成する工程と、第１上層配線構成膜７ａを形成する工程の温度より高い温度で、第１上層配線構成膜７ａをリフローする工程と、リフローする工程より低い温度のスパッタ法により第１上層配線構成膜７ａ上に第２上層配線構成膜８ａを形成する工程と、第２上層配線構成膜８ａ上に反射防止膜９を成膜する工程と、反射防止膜９上にレジストを形成する工程と、を含む工程を行う。 （もっと読む）

【課題】透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能な薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】金属導電膜としてのゲート端子１２１、ドレイン端子１２２上にＯＣ−ＳｉＮ膜１０９を形成し、ゲート端子１２１及びドレイン端子１２２が露出するようにコンタクトホールを形成し、コンタクトホールを介してゲート端子１２１及びドレイン端子１２２に接触するようにＩＴＯ膜を成膜してパターニングし、ＩＴＯ膜に対して酸化膜形成処理を行う。これにより、ＩＴＯ膜にピンホール等の欠陥が発生していた場合には、欠陥を介してＩＴＯ膜下のゲート端子１２１ドレイン端子１２２の一部が酸化されて酸化膜が形成される。 （もっと読む）

【課題】印刷法にて、回路基板に容易にヴィアホールを開口できる回路基板の製造方法を提供する事。
【解決手段】基板上に第一導電体を形成する第一導電体形成工程を行い、次に第一導電体を被覆する様に第一絶縁膜を成膜する第一絶縁膜成膜工程を行い、次に第一導電体上の第一絶縁膜に貫通孔３２を開口して、第一導電体の表面を露出させる貫通孔形成工程を行い、次に第一導電体の表面を撥液化させる撥液化工程を行い、次に貫通孔３２以外の領域に前駆体樹脂を印刷し、印刷後に前駆体樹脂を硬化して第二絶縁膜を形成する第二絶縁膜形成工程を行う。 （もっと読む）

【課題】マイクロバンプの半導体素子側への接着力を向上できる半導体装置を提供する。
【解決手段】半導体素子２と半導体素子の電極パッドと、電極パッド２０を露出する開口４１を有するバッファーコート膜４０と、開口を介して電極パッドに電気的に接続されたマイクロバンプ５０とを備え、マイクロバンプと開口の側面４１ｂとの接触面積は、マイクロバンプと開口の底面６０ａとの接触面積より大きいことを特徴とする半導体装置。 （もっと読む）

【課題】切削刃の磨耗を抑制して切削刃の寿命を延ばすことが可能なウエハレベルパッケージ製造方法を提供する。
【解決手段】ウエハレベルパッケージ製造方法は、例えば、基板４５０の表面に、配線が形成される溝４６２を含む絶縁性の第１の樹脂４６０を形成する樹脂形成工程４００と、第１の樹脂４６０の表面に、配線の一部となる第１の金属４７０を、物理気相成長によって成膜する第１の成膜工程４１０と、第１の金属４７０の表面に、配線の一部となる、第１の金属４７０より硬度が低い第２の金属４８０を、更に成膜する第２の成膜工程４２０と、溝４６２の側面において第１の金属４７０が成膜されていない場所または薄くなっている場所に該当する高さＨ０、Ｈ１に切削刃４９０を設置する設置工程４３０と、切削刃４９０を走査することにより、少なくとも第１の樹脂４６０を切削する切削工程４４０とを含む。 （もっと読む）