【課題】半導体素子を、素子形成面が上（フェースアップ）になるようにパッケージする場合に、下地基板を使わずに、プリント基板等へのダイレクトな接続をすることができる半導体装置を実現する。
【解決手段】半導体素子１の素子形成面には、素子形成面側での電気接続のためのバンプ電極２０が配置されている。また、半導体素子１の素子形成面において、バンプ電極２０が配置される領域の外側の領域には、パッド電極２が配置されている。パッド電極２の直下には、半導体素子１を貫通する貫通孔１ａが形成されている。貫通孔１ａには、バンプ６ａが形成されており、このバンプ６ａは、半導体素子１の裏面から突出している。 （もっと読む）

【課題】半導体装置の低抵抗化を図る。
【解決手段】本発明の半導体装置は、第１金属膜１８に当接するように半導体層に形成された貫通孔１０と、前記貫通孔１０の側壁部に形成された絶縁膜１２と、前記絶縁膜１２が形成されていない前記貫通孔１０の底部の第１金属膜１８上と前記半導体層上に形成された第２金属膜１３と、前記貫通孔１０内の前記絶縁膜１２及び第１金属膜１８上に形成されたバリアメタル膜１４と、前記バリアメタル膜１４を介して前記貫通孔内に形成された配線層１５とを具備することを特徴とする。 （もっと読む）

【課題】積層型半導体装置の半導体基板同士の接合性に優れ、高い信頼性を備えた半導体装置を提供する。
【解決手段】本発明の半導体装置１は、複数の半導体チップ６１を積層してなる積層型の半導体装置であり、前記半導体チップ６１は、樹脂突起２３と該樹脂突起２３の表面に形成された導電膜２４とを有する電極２０を介して他の前記半導体チップ６１と電気的に接続されている。 （もっと読む）

【課題】基板の面に対して平行な方向にヘリカル構造の軸が向くようにするとともに、基板の面に垂直方向（縦方向）の高さを従来に比べて充分に高くして寄生容量や配線抵抗の小さなインダクタを得る。
【解決手段】基板５０に縦穴を形成し、その内部に縦配線５５を形成し、基板５０の表面に上部横配線５６を形成し、縦配線５５の深さにほぼ等しい深さの溝６０を形成し、この溝６０の底面に下部横配線６１を形成する。その後、下部横配線６１の少なくとも上面、縦配線５５、および上部横配線５６が露出するように基板５０をエッチングする。 （もっと読む）

【課題】本発明は液体材料の下地となる下地層のもたらす弊害を回避することを可能とした半導体装置を提供することを目的とする。
【解決手段】発明の半導体装置は、基板上に形成されてソース領域、チャネル領域及びドレイン領域を含む半導体層と、上記チャネル領域に対応して配置されるゲート電極と、上記チャネル領域と上記ゲート電極相互間を絶縁するゲート絶縁層と、上記ソース領域及びドレイン領域にそれぞれ接続されるソース電極及びドレイン電極と、上記ソース電極又はドレイン電極と接続される電極配線層と、上記半導体層、上記ゲート絶縁層及び上記ゲート電極を含むトランジスタ部と上記電極配線層との相互間を絶縁する第１の層間絶縁層とを備え、上記第１の層間絶縁層は、第１の無機絶縁層と多孔性又は表面が微小凹凸を有する第１の下地層との２層構造を含み、該第１の下地層は上記電極配線層をマスクとしてパターニングされている。 （もっと読む）

【課題】表面の粗さが適度に設定された樹脂層を得ることができる樹脂層の形成方法、その樹脂層の形成方法を用いためっき方法及び半導体装置の製造方法を提供する。
【解決手段】樹脂より成る基材２と、基材中に分散された混合物４とを含む樹脂層３２を、基板上に形成する工程と、樹脂層の表層部をバイト１２により切削し、基材及び混合物のうちの一方が選択的に除去された切削面を形成する工程とを有している。表面が適度な粗さに設定された樹脂層を得ることができるため、樹脂層上に良好な密着性を有するめっき膜を形成することが可能となる。このため、高い信頼性を確保しつつ、めっき膜より成る配線を狭いピッチで形成することが可能となる。 （もっと読む）

【課題】半導体装置の小型化を実現すると同時に半導体装置の動作時の発熱を廃棄することの可能な半導体装置および斯かる半導体装置の製造方法を提供する。
【解決手段】接地面に設けられ、半導体ウエハ１０２上に配線および電極端子パターン１０４、１０６が形成されている半導体装置１００において、かかる電極端子パターンのうち、接地面と接続する電極端子パターンが形成されている部位には、かかる部位に設けられた電極端子パターンを貫通するようにして半導体ウエハに導通孔１０８が形成され、半導体ウエハには、この半導体ウエハの配線および電極端子パターンが形成されている面１０２ａと反対側の面１０２ｂから導通孔の底部１０８ａに達するまで、径が導通孔の各底部を包含可能な大きさである孔部１１０が形成され、かかる孔部には各底部および接地面を電気的に接続する一の導電体１１２が設けられている。 （もっと読む）

【課題】貫通電極、及び再配置配線を形成した後であっても、電気特性検査を実施できる半導体装置、及び半導体装置の電気特性検査方法を提供する。
【解決手段】基板１０と、基板１０の能動面１０ａ側に設けられた第１電極パッド１１と、基板１０を貫通するとともに第１電極パッド１１の底面側に当接して形成される少なくとも１つの貫通電極３０と、を備える半導体装置１００である。第１電極パッド１１上には絶縁層１４，１７が設けられていて、第１電極パッド１１には、第１電極パッド１１上に直接、あるいは第１電極パッド１１から引き出された再配置配線１６を介して設けられた第２電極パッド２０が、絶縁層１４，１７の表面に露出した状態に設けられている。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さい中空部（厚さ２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部の中空部の配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】集積型電子部品を構成するのに適した電子部品を提供すること。
【解決手段】本発明の電子部品Ｘ１は、例えば、基材Ｓと、キャパシタ部１０と、配線部４０とを備える。キャパシタ部１０は、基材Ｓ上に設けられた電極部１１、当該電極部１１に対向する第１面１２ａおよび当該第１面１２ａとは反対の第２面１２ｂを有する電極部１２、並びに、両電極部１１，１２の間に介在する誘電体部１３、からなる積層構造を有する。配線部４０は、基材Ｓ側の面４３ａを有して電極部１２の第２面１２ｂ側に当該面４３ａにて接合するビア部４３Ａを有する。ビア部４３Ａの面４３ａは、電極部１２の第２面１２ｂの縁端１２ｂ’の外側に広がる延出領域４３ａ’’を有する。 （もっと読む）

【課題】導体−誘電体構造およびこれを作成するための方法を提供すること。
【解決手段】導体−誘電体相互接続構造は、パターン形成されたフィーチャをその内部に有する誘電体層を含む構造を用意し、パターン形成されたフィーチャ内の誘電体層の表面にめっきシード層を付着させ、パターン形成されたフィーチャ内のめっきシード層の表面に犠牲シード層を付着させ、犠牲シード層の厚さを逆めっきによって低減させ、パターン形成されたフィーチャ内の犠牲シード層の表面に導電性金属をめっきすることによって作成される。さらに、パターン形成されたフィーチャをその内部に有する誘電体層と、パターン形成されたフィーチャ内の誘電体層の表面のめっきシード層と、パターン形成されたフィーチャ内に位置する不連続な犠牲シード層とを含む構造も提供される。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さいポリイミド（膜厚２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部のポリイミドの配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】空洞（Ａｉｒ−Ｇａｐ）構造を有する多層のダマシン配線における目外れビアのメタル形成不良を防止する。
【解決手段】接続孔の形成領域に、選択的に除去可能な絶縁膜で犠牲膜ピラー４２を形成した後に、隣接するダマシン配線間に空洞（Ａｉｒ−Ｇａｐ）４５を有する層間絶縁膜４４を形成することで、ビアと空洞４５を完全に分離する。
【効果】本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。 （もっと読む）

【課題】 ダイレクトリードボンディング方式の半導体装置において、金属膜を形成する位置がゲート配線側にずれた場合のゲート配線の破損を防止する。
【解決手段】 ダイレクトリードボンディング方式の半導体装置が、半導体基板と、半導体基板の表面に設けられた表面電極と、半導体基板の表面に表面電極に沿って設けられたゲート配線と、表面電極の上に設けられた金属膜と、金属膜の上に取り付けられたリード端子とを含む。ゲート配線はポリイミド膜に覆われ、金属膜はポリイミド膜の上まで延在する。 （もっと読む）

【課題】配線や配線間を接続するプラグ等の内部に含まれているマンガンをその配線や接続プラグの上面に拡散させてマンガンシリケート膜を生成することで、従来のバリア膜よりも低誘電率なバリア膜の形成を可能とする。
【解決手段】絶縁膜１１に設けられた凹部１２の内部に形成された導電体１４上面に、該導電体１４上に形成された酸化シリコン系絶縁膜２１との反応により生成されたマンガンシリケート膜２２が形成されているものである。 （もっと読む）

【課題】基板上にトランジスタ等の半導体素子とセンサーとを作り込んで設ける場合に、同一工程で作製することにより得られる半導体装置およびその作製方法を提供することを目的とする。
【解決手段】同一基板上に、互いに接する第１の領域および第２の領域を有する第１の半導体膜と、チャネル領域とソースまたはドレイン領域として機能する第３の領域とを有する第２の半導体膜と、第１の半導体膜および第２の半導体膜を覆って設けられた絶縁膜と、絶縁膜上に設けられ且つ第１の領域と電気的に接続する第１の導電膜と、第２の領域と電気的に接続する第２の導電膜とを設け、第１の領域、第２の領域および第３の領域に不純物元素を第１の領域と第２の領域に含まれる不純物元素の濃度が異なるように導入する。 （もっと読む）

【課題】装置の小型化を図るとともに両面の電気的導通を確保することができる光素子及びその製造方法並びに電子機器を提供することにある。
【解決手段】光素子の製造方法は、光学部１３と、光学部１３と電気的に接続された電極２と、を備えた半導体素子３に貫通穴４を形成することと、貫通穴４の内壁面を含み、半導体素子３の光学部１３が形成された側の第１の面Ｂから、この第１の面Ｂに対向する第２の面Ａに亘る導電層８を形成することと、を有する。 （もっと読む）

基板に電気化学エッチングまたは電気めっきを施すことにより多層構造を形成する方法。基板上にシード層を形成し、その上に主電極を形成する。主電極は、基板から複数の電気化学セルを形成するためのパターン層を有する。電圧が印加され、シード層がエッチングされて、またはシード層に材料がめっきされて形成された構造（８）の間に誘電体（９）が堆積される。誘電体層は下層構造を露出するために平坦化され、別の構造層が第１の構造層上に形成される。または、誘電体層は２層の厚さで形成され、下層構造の上端部を選択的に露出するために選択的にエッチングされる。また、複数の構造層を１工程で形成しても良い。 （もっと読む）

本発明は、特に電気的な用途に適している半導電性基板または非導電性基板に導電性のブッシングを製作する方法に関する。本方法は、前面が少なくとも１つの場所に導電性の接触個所（６）を有している半導電性基板または非導電性基板（１３）にその裏面から少なくとも１つの切欠き（７）を設けて、切欠き（１）が前記基板の前面で、１つまたは複数の導電性の前記接触個所が存在していて当該接触個所で完全に覆われる１つまたは複数の場所の下で終わるようにし、次いで、前記基板のそれぞれの前記接触個所と裏側の表面（１０，１１，１２）との間で複数または少なくとも１つの前記切欠き（７）を貫いて導電接続を成立させる導電性構造（９）を前記基板の裏面から塗布することを特徴としている。さらに本発明は、本発明の方法によって設定された形態を備える基板ないしコンポーネントも対象としている。 （もっと読む）

【課題】信頼性に優れる半導体装置を容易かつ確実に製造可能な半導体装置の製造方法、かかる半導体装置の製造方法により製造された半導体装置を提供すること。
【解決手段】図４（ｄ）に示す半導体装置１は、半導体素子１２と、端子１５とを備えた配線１４とを有する半導体基板１１を用意する工程と、レジスト層１８を形成する工程と、端子１５の上面に犠牲層２０を形成する工程と、この犠牲層２０の上面にＳｎを含むはんだボールを接合して、バンプ１３を形成する工程とにより形成される。犠牲層２０は、溶融状態のはんだと接触して、バンプ１３中に拡散・消失することにより、端子１５の厚さが低減する現象、いわゆる銅食われを防止または抑制するよう犠牲的に働く層である。 （もっと読む）