半導体集積回路装置の製造方法
【課題】空洞(Air−Gap)構造を有する多層のダマシン配線における目外れビアのメタル形成不良を防止する。
【解決手段】接続孔の形成領域に、選択的に除去可能な絶縁膜で犠牲膜ピラー42を形成した後に、隣接するダマシン配線間に空洞(Air−Gap)45を有する層間絶縁膜44を形成することで、ビアと空洞45を完全に分離する。
【効果】本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。
【解決手段】接続孔の形成領域に、選択的に除去可能な絶縁膜で犠牲膜ピラー42を形成した後に、隣接するダマシン配線間に空洞(Air−Gap)45を有する層間絶縁膜44を形成することで、ビアと空洞45を完全に分離する。
【効果】本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置の製造方法に関し、特に、多層の埋込配線を有する半導体集積回路装置の製造方法に関する。
【背景技術】
【0002】
埋込配線構造は、絶縁膜に形成された配線溝や接続孔などのような配線開口部内に、ダマシン(Damascene)技術(シングルダマシン(Single-Damascene)技術およびデュアルダマシン(Dual-Damascene)技術)と称する配線形成技術によって、配線材料を埋め込むことで形成される。
【0003】
近年、このような埋込配線の間隔は、半導体集積回路装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じる。このため、配線間の寄生容量を低減することが望まれる。
【0004】
特許文献1には、埋込配線間に空洞を形成する技術が開示されている。本文献のFig.1A〜1Eには1層の埋込配線の製造方法が工程順に示されている。図示された技術では、隣接する埋込配線間に介在する絶縁膜に空洞が含まれるため、隣接する埋込配線間の寄生容量を低減できるという特徴を有している。
【0005】
【特許文献1】米国特許第6,159,845号明細書
【発明の開示】
【発明が解決しようとする課題】
【0006】
特許文献1には、空洞構造を有する多層の埋込配線の製造方法に関しては、明記されていない。本願発明者等の検討では、特許文献1の技術で多層の埋込配線を形成した場合、ビア(Via)部のメタルの埋め込み不良に起因したビア部の高抵抗化の問題や空洞にメタルが成膜され隣接する埋込配線間の寄生容量が低減できないといった問題が生じることが判明した。これらの原因は、図2に示したように、通常のホトリソグラフィ工程における下層の埋込配線(シングルダマシン配線)65と上層の埋込配線(デュアルダマシン配線)68のビア部66との間の合せズレによって、下層の埋込配線65間の空洞67にビア部66が接触し、ビア部66を含む上層の埋込配線68のメタルの成膜時において、空洞へのメタルの浸入69やビア部のメタルの埋め込み不良70が発生したためである。
【課題を解決するための手段】
【0007】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0008】
本発明による半導体集積回路装置の製造方法は、以下の工程を有する。
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜に複数の配線溝を形成する工程、
(c)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(e)前記第1の絶縁膜及び前記配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される前記配線の上面を露出する接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記接続孔の形成領域に前記第2の絶縁膜からなる犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記犠牲膜ピラーの上面を露出する工程、
(j)前記犠牲膜ピラーを除去し、前記配線の上面を露出する接続孔を形成する工程、
(k)前記接続孔の内部に第2の導体膜を形成する工程。
【0009】
本発明による半導体集積回路装置の製造方法は、以下の工程を有する。
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜の一部を除去することによって、後の工程で形成される第1のダマシン配線用の複数の第1の配線溝を形成する工程、
(c)前記複数の第1の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の第1の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の第1の配線溝のそれぞれの内部に前記第1の導体膜からなる前記第1のダマシン配線を形成する工程、
(e)前記第1の絶縁膜及び前記第1のダマシン配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される第2のダマシン配線のビア部用の複数の接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記複数の接続孔の形成領域に前記第2の絶縁膜からなる複数の犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記複数の犠牲膜ピラーの上面を露出する工程、
(j)前記第3の絶縁膜の一部及び前記複数の犠牲膜ピラーの上部を除去することによって、後の工程で形成される前記第2のダマシン配線の配線部用の複数の第2の配線溝を形成する工程、
(k)前記複数の犠牲膜ピラーの下部を除去を除去することによって、前記複数の接続孔を形成する工程、
(l)前記複数の第2の配線溝及び前記複数の接続孔のそれぞれの内部を含む前記第3の絶縁膜上に第2の導体膜を形成する工程、
(m)前記複数の第2の配線溝及び前記複数の接続孔の外部の前記第2の導体膜を除去することによって、前記複数の第1の配線溝及び前記複数の接続孔のそれぞれの内部に前記第2の導体膜からなる前記第2のダマシン配線を形成する工程。
【発明の効果】
【0010】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0011】
本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施例を図面に基いて詳細に説明する。尚、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【実施例1】
【0013】
図1は、本発明の実施例1の半導体装置の要部を示す断面図である。
【0014】
半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層3が形成され、ソース領域、ドレイン領域3の間の半導体基板1主面上にはゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4が形成され、ゲート電極4の側面は側壁絶縁膜5によって覆われている。
【0015】
半導体基板1主面に形成された拡散層3或いはゲート電極4は、層間絶縁膜6を貫通するプラグ7の一端に接続され、プラグ7の他端は層間絶縁膜6を介して積層されたシングルダマシン配線10に接続されている。層間絶縁膜6は、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積配線上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化している。
【0016】
プラグ7は、スパッタによるチタン膜(10nm)、窒化チタン膜(50nm)、CVDによるタングステン膜を順次堆積させた後、CMPによって加工してある。
【0017】
シングルダマシン配線10は、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0018】
シングルダマシン配線10の隣接間スペースが小さい部分に空洞(Air−Gap)17を有する層間絶縁膜16を貫通して、デュアルダマシン配線23がシングルダマシン配線10に接続されている。この時、シングルダマシン配線10からずれたところに位置しているデュアルダマシン配線23のビア部の下には、シングルダマシン配線10を形成する際に用いた絶縁膜の一部の膜15が残存している。
【0019】
デュアルダマシン配線23,27,30は、シングルダマシン配線10と同様、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0020】
デュアルダマシン配線23の隣接間スペースが小さい部分に空洞25を有する層間絶縁膜26を貫通して、デュアルダマシン配線27がデュアルダマシン配線23に接続されている。この時、デュアルダマシン配線23からずれたところに位置しているデュアルダマシン配線27のビア部の下には、層間絶縁膜16の一部の膜24が残存している。
【0021】
デュアルダマシン配線27の隣接間スペースが小さい部分に空洞28を有する層間絶縁膜29を貫通して、デュアルダマシン配線30がデュアルダマシン配線27に接続している。この時、デュアルダマシン配線27からずれたところに位置しているデュアルダマシン配線30のビア部の下には、層間絶縁膜26の一部の膜31が残存している。
【0022】
本実施例では、ビア部と空洞が接することがないので、ビア部のメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【0023】
次に、本実施例1の半導体装置の製造方法について、図3から図11を用いて、工程毎に説明する。
【0024】
まず、半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離後、各素子領域にソース領域、ドレイン領域等の拡散層3を形成し、ソース領域、ドレイン領域3の間の半導体基板1主面上にゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4を形成した後、ゲート電極4の側面を側壁絶縁膜5によって覆う。
【0025】
次に、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積ゲート上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化し、層間絶縁膜6を形成する。
【0026】
次に、通常のホト及びドライ技術により接続孔を開口した後、Arプラズマで接続孔の底の自然酸化膜を除去した後、スパッタTi/TiN膜7a(10/50nm)、CVDW膜7b(300nm)を順次堆積後、CMP技術により接続孔以外のTi/TiN膜、及びCVDW膜を除去し、プラグ7を形成する。
【0027】
次に、SiCN/SiC膜8(25/25nm)、無機系絶縁膜であるFSG膜(第1の絶縁膜)9(300nm)を堆積後、通常のホト及びドライ技術により配線10を形成するための溝を形成する。
【0028】
次に、Arプラズマで溝の底部に露出したプラグ7表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜10a(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第1の導体膜)10b(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって溝以外の窒化タンタル/タンタル/銅膜を除去し、シングルダマシン配線10を形成する。この状態を図3に示す。
【0029】
次に、有機系絶縁膜であるSiLK膜(第2の絶縁膜)11(700nm)、P−TEOS膜12(100nm)を堆積後、凸形状のレジスト13を形成する。レジスト13は、柱状となっており、後の工程で形成するシングルダマシン配線10の上面を露出するための接続孔の形成領域を覆うように形成する。この状態を図4に示す。
【0030】
次に、レジスト13をマスクにP−TEOS膜12をエッチング加工し、連続して、レジスト13及びP−TEOS膜12をマスクにSiLK膜11をエッチング加工し、SiLK膜からなる犠牲膜ピラー14を形成する。この段階ではSiLK膜表面のP−TEOS膜12は残存している。
【0031】
次に、シングルダマシン配線10間のFSG膜9を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のFSG膜9を除去する。この時犠牲膜ピラー14の下に位置するFSG膜9の一部が残り、FSG膜15が形成される。この状態を図5に示す。
【0032】
次に、無機系絶縁膜であるFSG膜(第3の絶縁膜)16(1200nm)を成膜する。この時、シングルダマシン配線10の隣接間スペースが小さい部分に空洞17ができるように、FSG膜16は、CVD法を用いてカバレジの低い成膜条件で堆積する。また、FSG膜16の形成を、CVD法を用いて、形成初期はカバレジの低い成膜条件で行い空洞17を形成し、空洞17が形成された後はカバレジの高い成膜条件で行い犠牲幕ピラー14間を埋め込んでも良い。なお、FSG膜16は、その表面が犠牲膜ピラー14の上面より高くなるような膜厚まで堆積する必要がある。この状態を図6に示す。
【0033】
次に、FSG膜16の表面をCMPにより平坦化するとともに、犠牲膜ピラー14の表面を露出させ、FSG膜からなるデュアルダマシン配線形成用の層間絶縁膜18を形成する。この段階では犠牲膜ピラー14の表面にはP−TEOS膜12は残さない。この状態を図7に示す。
【0034】
次に、デュアルダマシン配線形成用のレジストパターン20を形成する。この状態を図8に示す。
【0035】
次に、レジストパターン20をマスクに犠牲膜ピラー14と層間絶縁膜18をほぼ同じエッチレートの条件でエッチング加工することで、デュアルダマシン配線の配線部用の溝21を形成する。この状態を図9に示す。
【0036】
次に、NH3プラズマで、犠牲膜ピラー14を選択的に除去することで、デュアルダマシン配線のビア部用の接続孔22を形成する。この状態を図10に示す。
【0037】
次に、エッチポリマー除去洗浄後、シングルダマシン配線10の形成と同じように、Arプラズマで接続孔22の底部に露出したシングルダマシン配線10表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜23a(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第2の導体膜)23b(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって接続孔22及び溝21以外の窒化タンタル/タンタル/銅膜を除去し、デュアルダマシン配線23を形成する。この状態を図11に示す。
【0038】
図1に示した状態は、以上の工程を繰り返すことにより、隣接するデュアルダマシン配線23間や,デュアルダマシン配線27間のスペースが狭い部分にも空洞25,28を形成した多層のダマシン配線を示したものである。
【0039】
上述の実施例では、シングルダマシン配線10やデュアルダマシン配線23の主導体膜としてCuを用いた例を示したが、これに限らず、Al,W,Ag,Auの内の少なくともいずれか1つの金属を主導体膜として用いても良い。
【0040】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビア部から離して形成できるため、合せずれ等が発生しても空洞とビア部が接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【0041】
上述の実施例において、ダマシン配線10,23等を形成した後、ダマシン配線表面に選択的にメタルキャップ膜としてCoWB合金32,33を形成することで、ダマシン配線10,23等の信頼性を向上することができる。尚、メタルキャップ膜としては、上記CoWB合金に限らず、Co,W,Ni,Cr,Auの内のすくなくともいずれか1つの金属または金属化合物を用いることもできる。この状態を図12(a),(b)に示す。
【0042】
また、上述の実施例において、図9では、犠牲膜ピラー14と層間絶縁膜18をほぼ同じエッチレートの条件でエッチング加工し、デュアルダマシン配線23の配線部用の溝21を形成したが、図13(a)〜(c)に示すように、犠牲膜ピラー14の上部のみを溝深さ程度までエッチバックしてから、層間絶縁膜18に溝35を形成することもできる。その後、犠牲膜ピラーの下部34を選択的に除去して接続孔36を形成する。この方法は、犠牲膜ピラー14と層間絶縁膜18のエッチレートを等しくすることが困難な場合に有効である。
【0043】
さらに、図9または図13(b)で示した溝加工において、レジスト20が足りなくなる場合があるが、そのときは図14に示したように、P−SiN膜37を追加して、SiNハードマスク38を形成し、これをマスクに溝を加工することもできる。
【実施例2】
【0044】
図15は、本発明の実施例2の半導体装置の要部を示す断面図である。
【0045】
半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層3が形成され、ソース領域、ドレイン領域3の間の半導体基板1主面上にはゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4が形成され、ゲート電極4の側面は側壁絶縁膜5によって覆われている。
【0046】
半導体基板1主面に形成された拡散層3或いはゲート電極4は、層間絶縁膜6を貫通するプラグ7の一端に接続され、プラグ7の他端は層間絶縁膜6を介して積層されたシングルダマシン配線10に接続されている。層間絶縁膜6は、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積配線上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化している。
【0047】
プラグ7は、スパッタによるチタン膜(10nm)、窒化チタン膜(50nm)、CVDによるタングステン膜を順次堆積させた後、CMPによって加工してある。
【0048】
シングルダマシン配線10は、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0049】
シングルダマシン配線10の隣接間スペースが小さい部分に空洞(Air−Gap)45を有する層間絶縁膜50を貫通するビア46を介して、シングルダマシン配線49がシングルダマシン配線10に接続されている。この時、シングルダマシン配線10からずれたところに位置しているビア46の下部には、シングルダマシン配線10を形成する際に用いた絶縁膜の一部の膜43が残存している。
【0050】
本実施例では、ビアと空洞が接触することがないので、ビアのメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【0051】
次に、本実施例2の半導体装置の製造方法について、図16から図18を用いて、工程毎に説明する。
【0052】
実施例1の図3で示した工程の後、有機系絶縁膜であるSiLK膜(第2の絶縁膜)39(400nm)、P−TEOS膜40(100nm)を堆積後、凸形状のレジスト41を形成する。レジスト41は柱状となっており、後の工程で形成するシングルダマシン配線10の上面を露出するための接続孔の形成領域を覆うように形成する。この状態を図16に示す。
【0053】
次に、レジスト41をマスクにP−TEOS膜40をエッチング加工し、連続して、レジスト41及びP−TEOS膜40をマスクにSiLK膜39をエッチング加工し、SiLK膜からなる犠牲膜ピラー42を形成する。この段階ではSiLK膜表面のP−TEOS膜40は残存している。
【0054】
次に、シングルダマシン配線10の間のFSG膜9を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のFSG膜9を除去する。この時犠牲膜ピラー42の下に位置するFSG膜9の一部が残り、FSG膜43が形成される。
【0055】
次に、無機系絶縁膜であるFSG膜(第3の絶縁膜)(800nm)を成膜する。この時、シングルダマシン配線10の隣接間スペースが小さい部分に空洞45ができるように、FSG膜は、CVD法を用いてカバレジの低い成膜条件で堆積する。また、FSG膜の形成を、CVD法を用いて、形成初期はカバレジの低い成膜条件で行い空洞45を形成し、空洞45が形成された後はカバレジの高い成膜条件で行い犠牲膜ピラー42を埋め込んでも良い。なお、FSG膜は、その表面が犠牲膜ピラー42の上面より高くなるような膜厚まで堆積する必要がある。
【0056】
次に、FSG膜の表面をCMPにより平坦化するとともに、犠牲膜ピラー42の表面を露出させ、FSG膜からなるビア形成用の層間絶縁膜膜44を形成する。この状態を図17に示す。
【0057】
次に、NH3プラズマで、犠牲膜ピラー42を選択的に除去することで、シングルダマシン配線10に到達する接続孔を開口する。
【0058】
次に、エッチポリマー除去洗浄後、Arプラズマで接続孔の底部に露出したシングルダマシン配線10表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第2の導体膜)(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって接続孔以外の窒化タンタル/タンタル/銅膜を除去し、ビア46を形成する。この状態を図18に示す。
【0059】
次に、シングルダマシン配線10を形成した方法と同じ方法で、SiCN/SiC膜47、無機系絶縁膜であるFSG膜48を堆積した後に溝を形成し、この溝内にシングルダマシン配線49を形成したものが、前述の図15である。
【0060】
尚、図示はしていないが、以上の工程を繰り返すことにより、3層以上の多層のダマシン配線も形成できる。
【0061】
上述の実施形態では、シングルダマシン配線10,49やビア46の主導体膜としてCuを用いた例を示したが、これに限らず、Al,W,Ag,Au,の内の少なくともいずれか1つの金属を主導体膜として用いても良い。
【0062】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビアから離して形成できるため、合せずれ等が発生しても空洞とビアが接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【0063】
尚、上述の実施例において、ダマシン配線10,49等を形成した後、ダマシン配線表面に選択的にメタルキャップ膜としてCoWB合金51,52を形成することで、ダマシン配線10,49等の信頼性を向上することができる。尚、メタルキャップ膜としては、上記CoWB合金に限らず、Co,W,Ni,Cr,Auの内のすくなくともいずれか1つの金属または金属化合物を用いることもできる。この状態を図19に示す。
【0064】
また、図示はしていないが、ビア46表面にもCoWB合金を形成してもよい。
【0065】
さらに、図14に示したように、P−SiN膜を用いたハードマスク加工を適用することも可能である。
【実施例3】
【0066】
図20は、本発明の実施例3の半導体装置の要部を示す断面図である。
【0067】
半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層3が形成され、ソース領域、ドレイン領域3の間の半導体基板1主面上にはゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4が形成され、ゲート電極4の側面は側壁絶縁膜5によって覆われている。
【0068】
半導体基板1主面に形成された拡散層3或いはゲート電極4は、層間絶縁膜6を貫通するプラグ7の一端に接続され、プラグ7の他端は層間絶縁膜6を介して積層されたシングルダマシン配線10に接続されている。層間絶縁膜6は、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積配線上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化している。
【0069】
プラグ7は、スパッタによるチタン膜(10nm)、窒化チタン膜(50nm)、CVDによるタングステン膜を順次堆積させた後、CMPによって加工してある。
【0070】
シングルダマシン配線10は、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0071】
シングルダマシン配線10の隣接間スペースが小さい部分に空洞(Air−Gap)55を有する層間絶縁膜54を貫通するビア56を介して、シングルダマシン配線59がシングルダマシン配線10に接続されている。この時、シングルダマシン配線10からずれたところに位置しているビア56の下部には、シングルダマシン配線10を形成する際に用いた絶縁膜9の一部の膜43が残存している。
【0072】
また、層間絶縁膜54とシングルダマシン配線10及びビア56との間には絶縁膜53が存在する。
【0073】
本実施例では、ビアと空洞が接触することがないので、ビアのメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【0074】
次に、本実施例3の半導体装置の製造方法について、図21から図23を用いて、工程毎に説明する。
【0075】
実施例2の図16で示した工程の後、レジスト41をマスクにP−TEOS膜40をエッチング加工し、レジスト41及びP−TEOS膜40をマスクにSiLK膜39をエッチング加工し、SiLK膜からなる犠牲膜ピラー60を形成する。この段階ではSiLK膜表面のP−TEOS膜40は残存している。
【0076】
次に、シングルダマシン配線10の間のFSG膜9を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のFSG膜9を除去する。この時犠牲膜ピラー60の下に位置するFSG膜9の一部が残り、FSG膜43が形成される。
【0077】
次に、SiC膜61(10nm)及びポーラスSiOC膜(第3の絶縁膜)62(800nm)を堆積する。この状態を図21に示す。この時、シングルダマシン配線10の隣接間スペースが小さい部分に空洞63ができるように、ポーラスSiOC膜62の形成初期はカバレジの低い成膜条件で堆積する。また、ポーラスSiOC膜62は、その表面が犠牲膜ピラー60の上面より高くなるような膜厚まで堆積する必要がある。
【0078】
次に、ポーラスSiOC膜62及びSiC膜61表面をCMPにより平坦化するとともに、犠牲膜ピラー60の表面を露出させる。この状態を図22に示す。犠牲膜ピラー60の表面のSiC膜61の除去は、CMPで加工してもいいし、選択的エッチで加工してもかまわない。
【0079】
次に、NH3プラズマで、犠牲膜ピラー60を選択的に除去することで、シングルダマシン配線10に到達する接続孔を開口する。
【0080】
次に、エッチポリマー洗浄後、Arプラズマで接続孔の底部に慮出したシングルダマシン配線10表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第2の導体膜)(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって接続孔以外の窒化タンタル/タンタル/銅膜を除去し、ビア64を形成する。この状態を図23に示す。
【0081】
次に、シングルダマシン配線10を形成した方法と同じ方法で、SiCN/SiC膜57、無機系絶縁膜であるFSG膜58を堆積した後に溝を形成し、この溝内にシングルダマシン配線59を形成したものが、前述の図20である。
【0082】
尚、図示はしていないが、以上の工程を繰り返すことにより、3層以上の多層のダマシン配線も形成できる。
【0083】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビアから離して形成できるため、合せずれ等が発生しても空洞とビアが接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【0084】
また、ビア64がポーラスSiOC膜62と直接接触しない構造なので、ポーラスSiOC膜62からの脱ガスによるビアポイズニング不良を防止することができる。
【0085】
尚、ダマシン配線表面へのキャップメタル膜形成や、ハードマスク加工等については記載しないが、実施例1及び実施例2と同様に適用可能であることは勿論である。
【0086】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0087】
例えば、ゲート電極はポリシリコンに限定されるものではなく、TiやCoを用いたシリサイドゲート電極を用いても、本発明は実施可能である。
【図面の簡単な説明】
【0088】
【図1】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図2】従来の空洞構造を有する多層の埋込配線の問題点を示す縦断面図。
【図3】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図4】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図5】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図6】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図7】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図8】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図9】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図10】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図11】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図12(a)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図12(b)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図13(a)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図13(b)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図13(c)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図14(a)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図14(b)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図15】本発明の実施例2の実施例2の半導体装置の要部を示す縦断面図。
【図16】本発明の実施例2の半導体装置の配線層形成を工程毎に示す縦断面図。
【図17】本発明の実施例2の半導体装置の配線層形成を工程毎に示す縦断面図。
【図18】本発明の実施例2の半導体装置の配線層形成を工程毎に示す縦断面図。
【図19】本発明の実施例2の半導体装置の要部を示す縦断面図。
【図20】本発明の実施例3の半導体装置の要部を示す縦断面図。
【図21】本発明の実施例3の半導体装置の配線層形成を工程毎に示す縦断面図。
【図22】本発明の実施例3の半導体装置の配線層形成を工程毎に示す縦断面図。
【図23】本発明の実施例3の半導体装置の配線層形成を工程毎に示す縦断面図。
【符号の説明】
【0089】
1…半導体基板,2…フィールド絶縁膜,3…拡散層,4…ゲート電極,5…側壁絶縁膜,6…層間絶縁膜,7…プラグ,8…SiCN/SiC膜,9…FSG膜,10…シングルダマシン配線,11…SiLK膜,12…P−TEOS膜,13…レジスト,14…犠牲膜ピラー,15…FSG膜,16…FSG膜,17…空洞,18…層間絶縁膜,20…レジスト,21…溝,22…接続孔,23…デュアルダマシン配線,24…層間絶縁膜16の一部の膜,25…空洞,26…層間絶縁膜,27…デュアルダマシン配線,28…空洞,29…層間絶縁膜,30…デュアルダマシン配線,31…層間絶縁膜26の一部の膜,32…CoWB合金,33…CoWB合金,34…犠牲膜ピラーの下部,35…溝,36…接続孔,37…P−SiN膜,38…SiNハードマスク,39…SiLK膜,40…P−TEOS膜,41…レジスト,42…犠牲膜ピラー,43…FSG膜,44…層間絶縁膜,45…空洞,46…ビア,47…SiCN/SiC膜,48…層間絶縁膜,49…シングルダマシン配線,50…層間絶縁膜,51…CoWB合金,52…CoWB合金,53…絶縁膜,54…層間絶縁膜,55…空洞,56…ビア,57…SiCN/SiC膜,58…層間絶縁膜,59…シングルダマシン配線,60…犠牲膜ピラー,61…SiC膜,62…ポーラスSiOC膜,63…空洞,64…ビア,65…シングルダマシン配線,66ビア部,67…空洞。
【技術分野】
【0001】
本発明は、半導体集積回路装置の製造方法に関し、特に、多層の埋込配線を有する半導体集積回路装置の製造方法に関する。
【背景技術】
【0002】
埋込配線構造は、絶縁膜に形成された配線溝や接続孔などのような配線開口部内に、ダマシン(Damascene)技術(シングルダマシン(Single-Damascene)技術およびデュアルダマシン(Dual-Damascene)技術)と称する配線形成技術によって、配線材料を埋め込むことで形成される。
【0003】
近年、このような埋込配線の間隔は、半導体集積回路装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じる。このため、配線間の寄生容量を低減することが望まれる。
【0004】
特許文献1には、埋込配線間に空洞を形成する技術が開示されている。本文献のFig.1A〜1Eには1層の埋込配線の製造方法が工程順に示されている。図示された技術では、隣接する埋込配線間に介在する絶縁膜に空洞が含まれるため、隣接する埋込配線間の寄生容量を低減できるという特徴を有している。
【0005】
【特許文献1】米国特許第6,159,845号明細書
【発明の開示】
【発明が解決しようとする課題】
【0006】
特許文献1には、空洞構造を有する多層の埋込配線の製造方法に関しては、明記されていない。本願発明者等の検討では、特許文献1の技術で多層の埋込配線を形成した場合、ビア(Via)部のメタルの埋め込み不良に起因したビア部の高抵抗化の問題や空洞にメタルが成膜され隣接する埋込配線間の寄生容量が低減できないといった問題が生じることが判明した。これらの原因は、図2に示したように、通常のホトリソグラフィ工程における下層の埋込配線(シングルダマシン配線)65と上層の埋込配線(デュアルダマシン配線)68のビア部66との間の合せズレによって、下層の埋込配線65間の空洞67にビア部66が接触し、ビア部66を含む上層の埋込配線68のメタルの成膜時において、空洞へのメタルの浸入69やビア部のメタルの埋め込み不良70が発生したためである。
【課題を解決するための手段】
【0007】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0008】
本発明による半導体集積回路装置の製造方法は、以下の工程を有する。
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜に複数の配線溝を形成する工程、
(c)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(e)前記第1の絶縁膜及び前記配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される前記配線の上面を露出する接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記接続孔の形成領域に前記第2の絶縁膜からなる犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記犠牲膜ピラーの上面を露出する工程、
(j)前記犠牲膜ピラーを除去し、前記配線の上面を露出する接続孔を形成する工程、
(k)前記接続孔の内部に第2の導体膜を形成する工程。
【0009】
本発明による半導体集積回路装置の製造方法は、以下の工程を有する。
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜の一部を除去することによって、後の工程で形成される第1のダマシン配線用の複数の第1の配線溝を形成する工程、
(c)前記複数の第1の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の第1の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の第1の配線溝のそれぞれの内部に前記第1の導体膜からなる前記第1のダマシン配線を形成する工程、
(e)前記第1の絶縁膜及び前記第1のダマシン配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される第2のダマシン配線のビア部用の複数の接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記複数の接続孔の形成領域に前記第2の絶縁膜からなる複数の犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記複数の犠牲膜ピラーの上面を露出する工程、
(j)前記第3の絶縁膜の一部及び前記複数の犠牲膜ピラーの上部を除去することによって、後の工程で形成される前記第2のダマシン配線の配線部用の複数の第2の配線溝を形成する工程、
(k)前記複数の犠牲膜ピラーの下部を除去を除去することによって、前記複数の接続孔を形成する工程、
(l)前記複数の第2の配線溝及び前記複数の接続孔のそれぞれの内部を含む前記第3の絶縁膜上に第2の導体膜を形成する工程、
(m)前記複数の第2の配線溝及び前記複数の接続孔の外部の前記第2の導体膜を除去することによって、前記複数の第1の配線溝及び前記複数の接続孔のそれぞれの内部に前記第2の導体膜からなる前記第2のダマシン配線を形成する工程。
【発明の効果】
【0010】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0011】
本発明によれば、信頼性の高いビア接続を有し、空洞による寄生容量の低減がなされた多層の埋込配線を形成することができる。
【発明を実施するための最良の形態】
【0012】
以下、本発明の実施例を図面に基いて詳細に説明する。尚、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【実施例1】
【0013】
図1は、本発明の実施例1の半導体装置の要部を示す断面図である。
【0014】
半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層3が形成され、ソース領域、ドレイン領域3の間の半導体基板1主面上にはゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4が形成され、ゲート電極4の側面は側壁絶縁膜5によって覆われている。
【0015】
半導体基板1主面に形成された拡散層3或いはゲート電極4は、層間絶縁膜6を貫通するプラグ7の一端に接続され、プラグ7の他端は層間絶縁膜6を介して積層されたシングルダマシン配線10に接続されている。層間絶縁膜6は、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積配線上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化している。
【0016】
プラグ7は、スパッタによるチタン膜(10nm)、窒化チタン膜(50nm)、CVDによるタングステン膜を順次堆積させた後、CMPによって加工してある。
【0017】
シングルダマシン配線10は、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0018】
シングルダマシン配線10の隣接間スペースが小さい部分に空洞(Air−Gap)17を有する層間絶縁膜16を貫通して、デュアルダマシン配線23がシングルダマシン配線10に接続されている。この時、シングルダマシン配線10からずれたところに位置しているデュアルダマシン配線23のビア部の下には、シングルダマシン配線10を形成する際に用いた絶縁膜の一部の膜15が残存している。
【0019】
デュアルダマシン配線23,27,30は、シングルダマシン配線10と同様、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0020】
デュアルダマシン配線23の隣接間スペースが小さい部分に空洞25を有する層間絶縁膜26を貫通して、デュアルダマシン配線27がデュアルダマシン配線23に接続されている。この時、デュアルダマシン配線23からずれたところに位置しているデュアルダマシン配線27のビア部の下には、層間絶縁膜16の一部の膜24が残存している。
【0021】
デュアルダマシン配線27の隣接間スペースが小さい部分に空洞28を有する層間絶縁膜29を貫通して、デュアルダマシン配線30がデュアルダマシン配線27に接続している。この時、デュアルダマシン配線27からずれたところに位置しているデュアルダマシン配線30のビア部の下には、層間絶縁膜26の一部の膜31が残存している。
【0022】
本実施例では、ビア部と空洞が接することがないので、ビア部のメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【0023】
次に、本実施例1の半導体装置の製造方法について、図3から図11を用いて、工程毎に説明する。
【0024】
まず、半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離後、各素子領域にソース領域、ドレイン領域等の拡散層3を形成し、ソース領域、ドレイン領域3の間の半導体基板1主面上にゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4を形成した後、ゲート電極4の側面を側壁絶縁膜5によって覆う。
【0025】
次に、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積ゲート上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化し、層間絶縁膜6を形成する。
【0026】
次に、通常のホト及びドライ技術により接続孔を開口した後、Arプラズマで接続孔の底の自然酸化膜を除去した後、スパッタTi/TiN膜7a(10/50nm)、CVDW膜7b(300nm)を順次堆積後、CMP技術により接続孔以外のTi/TiN膜、及びCVDW膜を除去し、プラグ7を形成する。
【0027】
次に、SiCN/SiC膜8(25/25nm)、無機系絶縁膜であるFSG膜(第1の絶縁膜)9(300nm)を堆積後、通常のホト及びドライ技術により配線10を形成するための溝を形成する。
【0028】
次に、Arプラズマで溝の底部に露出したプラグ7表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜10a(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第1の導体膜)10b(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって溝以外の窒化タンタル/タンタル/銅膜を除去し、シングルダマシン配線10を形成する。この状態を図3に示す。
【0029】
次に、有機系絶縁膜であるSiLK膜(第2の絶縁膜)11(700nm)、P−TEOS膜12(100nm)を堆積後、凸形状のレジスト13を形成する。レジスト13は、柱状となっており、後の工程で形成するシングルダマシン配線10の上面を露出するための接続孔の形成領域を覆うように形成する。この状態を図4に示す。
【0030】
次に、レジスト13をマスクにP−TEOS膜12をエッチング加工し、連続して、レジスト13及びP−TEOS膜12をマスクにSiLK膜11をエッチング加工し、SiLK膜からなる犠牲膜ピラー14を形成する。この段階ではSiLK膜表面のP−TEOS膜12は残存している。
【0031】
次に、シングルダマシン配線10間のFSG膜9を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のFSG膜9を除去する。この時犠牲膜ピラー14の下に位置するFSG膜9の一部が残り、FSG膜15が形成される。この状態を図5に示す。
【0032】
次に、無機系絶縁膜であるFSG膜(第3の絶縁膜)16(1200nm)を成膜する。この時、シングルダマシン配線10の隣接間スペースが小さい部分に空洞17ができるように、FSG膜16は、CVD法を用いてカバレジの低い成膜条件で堆積する。また、FSG膜16の形成を、CVD法を用いて、形成初期はカバレジの低い成膜条件で行い空洞17を形成し、空洞17が形成された後はカバレジの高い成膜条件で行い犠牲幕ピラー14間を埋め込んでも良い。なお、FSG膜16は、その表面が犠牲膜ピラー14の上面より高くなるような膜厚まで堆積する必要がある。この状態を図6に示す。
【0033】
次に、FSG膜16の表面をCMPにより平坦化するとともに、犠牲膜ピラー14の表面を露出させ、FSG膜からなるデュアルダマシン配線形成用の層間絶縁膜18を形成する。この段階では犠牲膜ピラー14の表面にはP−TEOS膜12は残さない。この状態を図7に示す。
【0034】
次に、デュアルダマシン配線形成用のレジストパターン20を形成する。この状態を図8に示す。
【0035】
次に、レジストパターン20をマスクに犠牲膜ピラー14と層間絶縁膜18をほぼ同じエッチレートの条件でエッチング加工することで、デュアルダマシン配線の配線部用の溝21を形成する。この状態を図9に示す。
【0036】
次に、NH3プラズマで、犠牲膜ピラー14を選択的に除去することで、デュアルダマシン配線のビア部用の接続孔22を形成する。この状態を図10に示す。
【0037】
次に、エッチポリマー除去洗浄後、シングルダマシン配線10の形成と同じように、Arプラズマで接続孔22の底部に露出したシングルダマシン配線10表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜23a(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第2の導体膜)23b(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって接続孔22及び溝21以外の窒化タンタル/タンタル/銅膜を除去し、デュアルダマシン配線23を形成する。この状態を図11に示す。
【0038】
図1に示した状態は、以上の工程を繰り返すことにより、隣接するデュアルダマシン配線23間や,デュアルダマシン配線27間のスペースが狭い部分にも空洞25,28を形成した多層のダマシン配線を示したものである。
【0039】
上述の実施例では、シングルダマシン配線10やデュアルダマシン配線23の主導体膜としてCuを用いた例を示したが、これに限らず、Al,W,Ag,Auの内の少なくともいずれか1つの金属を主導体膜として用いても良い。
【0040】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビア部から離して形成できるため、合せずれ等が発生しても空洞とビア部が接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【0041】
上述の実施例において、ダマシン配線10,23等を形成した後、ダマシン配線表面に選択的にメタルキャップ膜としてCoWB合金32,33を形成することで、ダマシン配線10,23等の信頼性を向上することができる。尚、メタルキャップ膜としては、上記CoWB合金に限らず、Co,W,Ni,Cr,Auの内のすくなくともいずれか1つの金属または金属化合物を用いることもできる。この状態を図12(a),(b)に示す。
【0042】
また、上述の実施例において、図9では、犠牲膜ピラー14と層間絶縁膜18をほぼ同じエッチレートの条件でエッチング加工し、デュアルダマシン配線23の配線部用の溝21を形成したが、図13(a)〜(c)に示すように、犠牲膜ピラー14の上部のみを溝深さ程度までエッチバックしてから、層間絶縁膜18に溝35を形成することもできる。その後、犠牲膜ピラーの下部34を選択的に除去して接続孔36を形成する。この方法は、犠牲膜ピラー14と層間絶縁膜18のエッチレートを等しくすることが困難な場合に有効である。
【0043】
さらに、図9または図13(b)で示した溝加工において、レジスト20が足りなくなる場合があるが、そのときは図14に示したように、P−SiN膜37を追加して、SiNハードマスク38を形成し、これをマスクに溝を加工することもできる。
【実施例2】
【0044】
図15は、本発明の実施例2の半導体装置の要部を示す断面図である。
【0045】
半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層3が形成され、ソース領域、ドレイン領域3の間の半導体基板1主面上にはゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4が形成され、ゲート電極4の側面は側壁絶縁膜5によって覆われている。
【0046】
半導体基板1主面に形成された拡散層3或いはゲート電極4は、層間絶縁膜6を貫通するプラグ7の一端に接続され、プラグ7の他端は層間絶縁膜6を介して積層されたシングルダマシン配線10に接続されている。層間絶縁膜6は、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積配線上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化している。
【0047】
プラグ7は、スパッタによるチタン膜(10nm)、窒化チタン膜(50nm)、CVDによるタングステン膜を順次堆積させた後、CMPによって加工してある。
【0048】
シングルダマシン配線10は、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0049】
シングルダマシン配線10の隣接間スペースが小さい部分に空洞(Air−Gap)45を有する層間絶縁膜50を貫通するビア46を介して、シングルダマシン配線49がシングルダマシン配線10に接続されている。この時、シングルダマシン配線10からずれたところに位置しているビア46の下部には、シングルダマシン配線10を形成する際に用いた絶縁膜の一部の膜43が残存している。
【0050】
本実施例では、ビアと空洞が接触することがないので、ビアのメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【0051】
次に、本実施例2の半導体装置の製造方法について、図16から図18を用いて、工程毎に説明する。
【0052】
実施例1の図3で示した工程の後、有機系絶縁膜であるSiLK膜(第2の絶縁膜)39(400nm)、P−TEOS膜40(100nm)を堆積後、凸形状のレジスト41を形成する。レジスト41は柱状となっており、後の工程で形成するシングルダマシン配線10の上面を露出するための接続孔の形成領域を覆うように形成する。この状態を図16に示す。
【0053】
次に、レジスト41をマスクにP−TEOS膜40をエッチング加工し、連続して、レジスト41及びP−TEOS膜40をマスクにSiLK膜39をエッチング加工し、SiLK膜からなる犠牲膜ピラー42を形成する。この段階ではSiLK膜表面のP−TEOS膜40は残存している。
【0054】
次に、シングルダマシン配線10の間のFSG膜9を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のFSG膜9を除去する。この時犠牲膜ピラー42の下に位置するFSG膜9の一部が残り、FSG膜43が形成される。
【0055】
次に、無機系絶縁膜であるFSG膜(第3の絶縁膜)(800nm)を成膜する。この時、シングルダマシン配線10の隣接間スペースが小さい部分に空洞45ができるように、FSG膜は、CVD法を用いてカバレジの低い成膜条件で堆積する。また、FSG膜の形成を、CVD法を用いて、形成初期はカバレジの低い成膜条件で行い空洞45を形成し、空洞45が形成された後はカバレジの高い成膜条件で行い犠牲膜ピラー42を埋め込んでも良い。なお、FSG膜は、その表面が犠牲膜ピラー42の上面より高くなるような膜厚まで堆積する必要がある。
【0056】
次に、FSG膜の表面をCMPにより平坦化するとともに、犠牲膜ピラー42の表面を露出させ、FSG膜からなるビア形成用の層間絶縁膜膜44を形成する。この状態を図17に示す。
【0057】
次に、NH3プラズマで、犠牲膜ピラー42を選択的に除去することで、シングルダマシン配線10に到達する接続孔を開口する。
【0058】
次に、エッチポリマー除去洗浄後、Arプラズマで接続孔の底部に露出したシングルダマシン配線10表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第2の導体膜)(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって接続孔以外の窒化タンタル/タンタル/銅膜を除去し、ビア46を形成する。この状態を図18に示す。
【0059】
次に、シングルダマシン配線10を形成した方法と同じ方法で、SiCN/SiC膜47、無機系絶縁膜であるFSG膜48を堆積した後に溝を形成し、この溝内にシングルダマシン配線49を形成したものが、前述の図15である。
【0060】
尚、図示はしていないが、以上の工程を繰り返すことにより、3層以上の多層のダマシン配線も形成できる。
【0061】
上述の実施形態では、シングルダマシン配線10,49やビア46の主導体膜としてCuを用いた例を示したが、これに限らず、Al,W,Ag,Au,の内の少なくともいずれか1つの金属を主導体膜として用いても良い。
【0062】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビアから離して形成できるため、合せずれ等が発生しても空洞とビアが接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【0063】
尚、上述の実施例において、ダマシン配線10,49等を形成した後、ダマシン配線表面に選択的にメタルキャップ膜としてCoWB合金51,52を形成することで、ダマシン配線10,49等の信頼性を向上することができる。尚、メタルキャップ膜としては、上記CoWB合金に限らず、Co,W,Ni,Cr,Auの内のすくなくともいずれか1つの金属または金属化合物を用いることもできる。この状態を図19に示す。
【0064】
また、図示はしていないが、ビア46表面にもCoWB合金を形成してもよい。
【0065】
さらに、図14に示したように、P−SiN膜を用いたハードマスク加工を適用することも可能である。
【実施例3】
【0066】
図20は、本発明の実施例3の半導体装置の要部を示す断面図である。
【0067】
半導体基板1主面をフィールド絶縁膜2によって各素子領域に分離し、各素子領域にはソース領域、ドレイン領域等の拡散層3が形成され、ソース領域、ドレイン領域3の間の半導体基板1主面上にはゲート絶縁膜(図示せず)を介して多結晶シリコンからなるゲート電極4が形成され、ゲート電極4の側面は側壁絶縁膜5によって覆われている。
【0068】
半導体基板1主面に形成された拡散層3或いはゲート電極4は、層間絶縁膜6を貫通するプラグ7の一端に接続され、プラグ7の他端は層間絶縁膜6を介して積層されたシングルダマシン配線10に接続されている。層間絶縁膜6は、P−SiN膜(50nm)、HDP−SiO膜(400nm)、P−SiO膜(400nm)を順次堆積させた後に、CMP技術により500nm程度(大面積配線上の研磨量)研磨して、ゲート電極4等によって生じた素子段差を平坦化している。
【0069】
プラグ7は、スパッタによるチタン膜(10nm)、窒化チタン膜(50nm)、CVDによるタングステン膜を順次堆積させた後、CMPによって加工してある。
【0070】
シングルダマシン配線10は、スパッタによる窒化タンタル膜(15nm)、タンタル膜(15nm)、銅膜(80nm)、メッキ法による銅膜(500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMP技術によって形成している。
【0071】
シングルダマシン配線10の隣接間スペースが小さい部分に空洞(Air−Gap)55を有する層間絶縁膜54を貫通するビア56を介して、シングルダマシン配線59がシングルダマシン配線10に接続されている。この時、シングルダマシン配線10からずれたところに位置しているビア56の下部には、シングルダマシン配線10を形成する際に用いた絶縁膜9の一部の膜43が残存している。
【0072】
また、層間絶縁膜54とシングルダマシン配線10及びビア56との間には絶縁膜53が存在する。
【0073】
本実施例では、ビアと空洞が接触することがないので、ビアのメタルの埋め込み不良による高抵抗化や空洞へのメタルの浸入による寄生容量の増大の問題を防止することができる。
【0074】
次に、本実施例3の半導体装置の製造方法について、図21から図23を用いて、工程毎に説明する。
【0075】
実施例2の図16で示した工程の後、レジスト41をマスクにP−TEOS膜40をエッチング加工し、レジスト41及びP−TEOS膜40をマスクにSiLK膜39をエッチング加工し、SiLK膜からなる犠牲膜ピラー60を形成する。この段階ではSiLK膜表面のP−TEOS膜40は残存している。
【0076】
次に、シングルダマシン配線10の間のFSG膜9を異方性エッチング加工し、犠牲膜ピラーで覆われていない領域のFSG膜9を除去する。この時犠牲膜ピラー60の下に位置するFSG膜9の一部が残り、FSG膜43が形成される。
【0077】
次に、SiC膜61(10nm)及びポーラスSiOC膜(第3の絶縁膜)62(800nm)を堆積する。この状態を図21に示す。この時、シングルダマシン配線10の隣接間スペースが小さい部分に空洞63ができるように、ポーラスSiOC膜62の形成初期はカバレジの低い成膜条件で堆積する。また、ポーラスSiOC膜62は、その表面が犠牲膜ピラー60の上面より高くなるような膜厚まで堆積する必要がある。
【0078】
次に、ポーラスSiOC膜62及びSiC膜61表面をCMPにより平坦化するとともに、犠牲膜ピラー60の表面を露出させる。この状態を図22に示す。犠牲膜ピラー60の表面のSiC膜61の除去は、CMPで加工してもいいし、選択的エッチで加工してもかまわない。
【0079】
次に、NH3プラズマで、犠牲膜ピラー60を選択的に除去することで、シングルダマシン配線10に到達する接続孔を開口する。
【0080】
次に、エッチポリマー洗浄後、Arプラズマで接続孔の底部に慮出したシングルダマシン配線10表面の自然酸化膜を除去した後、バリアメタル膜であるスパッタによる窒化タンタル/タンタル膜(15/15nm)、主導体膜であるスパッタ銅膜/メッキ法による銅膜(第2の導体膜)(80/500nm)を順次堆積させた後、水素雰囲気で400℃、2分の熱処理を行い、CMPによって接続孔以外の窒化タンタル/タンタル/銅膜を除去し、ビア64を形成する。この状態を図23に示す。
【0081】
次に、シングルダマシン配線10を形成した方法と同じ方法で、SiCN/SiC膜57、無機系絶縁膜であるFSG膜58を堆積した後に溝を形成し、この溝内にシングルダマシン配線59を形成したものが、前述の図20である。
【0082】
尚、図示はしていないが、以上の工程を繰り返すことにより、3層以上の多層のダマシン配線も形成できる。
【0083】
本実施例では、犠牲膜ピラーを作ることで、隣接するダマシン配線間に形成する空洞をビアから離して形成できるため、合せずれ等が発生しても空洞とビアが接触することがないので、空洞構造を有する下層のダマシン配線上へのビア接続が安定して行うことができる。
【0084】
また、ビア64がポーラスSiOC膜62と直接接触しない構造なので、ポーラスSiOC膜62からの脱ガスによるビアポイズニング不良を防止することができる。
【0085】
尚、ダマシン配線表面へのキャップメタル膜形成や、ハードマスク加工等については記載しないが、実施例1及び実施例2と同様に適用可能であることは勿論である。
【0086】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0087】
例えば、ゲート電極はポリシリコンに限定されるものではなく、TiやCoを用いたシリサイドゲート電極を用いても、本発明は実施可能である。
【図面の簡単な説明】
【0088】
【図1】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図2】従来の空洞構造を有する多層の埋込配線の問題点を示す縦断面図。
【図3】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図4】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図5】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図6】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図7】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図8】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図9】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図10】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図11】本発明の実施例1の半導体装置の配線層形成を工程毎に示す縦断面図。
【図12(a)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図12(b)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図13(a)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図13(b)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図13(c)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図14(a)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図14(b)】本発明の実施例1の半導体装置の要部を示す縦断面図。
【図15】本発明の実施例2の実施例2の半導体装置の要部を示す縦断面図。
【図16】本発明の実施例2の半導体装置の配線層形成を工程毎に示す縦断面図。
【図17】本発明の実施例2の半導体装置の配線層形成を工程毎に示す縦断面図。
【図18】本発明の実施例2の半導体装置の配線層形成を工程毎に示す縦断面図。
【図19】本発明の実施例2の半導体装置の要部を示す縦断面図。
【図20】本発明の実施例3の半導体装置の要部を示す縦断面図。
【図21】本発明の実施例3の半導体装置の配線層形成を工程毎に示す縦断面図。
【図22】本発明の実施例3の半導体装置の配線層形成を工程毎に示す縦断面図。
【図23】本発明の実施例3の半導体装置の配線層形成を工程毎に示す縦断面図。
【符号の説明】
【0089】
1…半導体基板,2…フィールド絶縁膜,3…拡散層,4…ゲート電極,5…側壁絶縁膜,6…層間絶縁膜,7…プラグ,8…SiCN/SiC膜,9…FSG膜,10…シングルダマシン配線,11…SiLK膜,12…P−TEOS膜,13…レジスト,14…犠牲膜ピラー,15…FSG膜,16…FSG膜,17…空洞,18…層間絶縁膜,20…レジスト,21…溝,22…接続孔,23…デュアルダマシン配線,24…層間絶縁膜16の一部の膜,25…空洞,26…層間絶縁膜,27…デュアルダマシン配線,28…空洞,29…層間絶縁膜,30…デュアルダマシン配線,31…層間絶縁膜26の一部の膜,32…CoWB合金,33…CoWB合金,34…犠牲膜ピラーの下部,35…溝,36…接続孔,37…P−SiN膜,38…SiNハードマスク,39…SiLK膜,40…P−TEOS膜,41…レジスト,42…犠牲膜ピラー,43…FSG膜,44…層間絶縁膜,45…空洞,46…ビア,47…SiCN/SiC膜,48…層間絶縁膜,49…シングルダマシン配線,50…層間絶縁膜,51…CoWB合金,52…CoWB合金,53…絶縁膜,54…層間絶縁膜,55…空洞,56…ビア,57…SiCN/SiC膜,58…層間絶縁膜,59…シングルダマシン配線,60…犠牲膜ピラー,61…SiC膜,62…ポーラスSiOC膜,63…空洞,64…ビア,65…シングルダマシン配線,66ビア部,67…空洞。
【特許請求の範囲】
【請求項1】
以下の工程を有することを特徴とする半導体集積回路装置の製造方法:
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜に複数の配線溝を形成する工程、
(c)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(e)前記第1の絶縁膜及び前記配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される前記配線の上面を露出する接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記接続孔の形成領域に前記第2の絶縁膜からなる犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記犠牲膜ピラーの上面を露出する工程、
(j)前記犠牲膜ピラーを除去し、前記配線の上面を露出する接続孔を形成する工程、
(k)前記接続孔の内部に第2の導体膜を形成する工程。
【請求項2】
請求項1に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が同じ材料からなることを特長とする半導体集積回路装置の製造方法。
【請求項3】
請求項2に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が無機系絶縁膜であり、前記第2の絶縁膜が有機系絶縁膜であることを特長とする半導体集積回路装置の製造方法。
【請求項4】
請求項3に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜がFSG膜であり、前記第2の絶縁膜がSiLK膜であることを特長とする半導体集積回路装置の製造方法。
【請求項5】
請求項1に記載の半導体集積回路装置の製造方法において、前記第3の絶縁膜がポーラスSiOC膜であり、前記(g)工程と前記(h)工程の間に、前記配線及び前記犠牲膜ピラー上にSIC膜を形成する工程を更に有することを特長とする半導体集積回路装置の製造方法。
【請求項6】
請求項5に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜がFSG膜であり、前記第2の絶縁膜がSiLK膜であることを特長とする半導体集積回路装置の製造方法。
【請求項7】
請求項1に記載の半導体集積回路装置の製造方法において、前記第1の導体膜がAl,Cu,W,Ag,Auの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項8】
請求項1に記載の半導体集積回路装置の製造方法において、前記第2の導体膜がAl,Cu,W,Ag,Auの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項9】
請求項1に記載の半導体集積回路装置の製造方法において、前記(d)工程と前記(e)工程の間に、前記配線上にメタルキャップ膜を形成する工程を更に有し、前記メタルキャップ膜がCo,W,Ni,Cr,Auの内の少なくともいづれか一つの金属または金属化合物からなることを特長とする半導体集積回路装置の製造方法。
【請求項10】
請求項1に記載の半導体集積回路装置の製造方法において、前記(h)工程の前記第3の絶縁膜の形成を、形成初期はカバレジの低い成膜条件で行い、前記空洞が形成された後はカバレジの高い成膜条件で行うことを特長とする半導体集積回路装置の製造方法。
【請求項11】
以下の工程を有することを特徴とずる半導体集積回路装置の製造方法:
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜の一部を除去することによって、後の工程で形成される第1のダマシン配線用の複数の第1の配線溝を形成する工程、
(c)前記複数の第1の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の第1の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の第1の配線溝のそれぞれの内部に前記第1の導体膜からなる前記第1のダマシン配線を形成する工程、
(e)前記第1の絶縁膜及び前記第1のダマシン配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される第2のダマシン配線のビア部用の複数の接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記複数の接続孔の形成領域に前記第2の絶縁膜からなる複数の犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記複数の犠牲膜ピラーの上面を露出する工程、
(j)前記第3の絶縁膜の一部及び前記複数の犠牲膜ピラーの上部を除去することによって、後の工程で形成される前記第2のダマシン配線の配線部用の複数の第2の配線溝を形成する工程、
(k)前記複数の犠牲膜ピラーの下部を除去することによって、前記複数の接続孔を形成する工程、
(l)前記複数の第2の配線溝及び前記複数の接続孔のそれぞれの内部を含む前記第3の絶縁膜上に第2の導体膜を形成する工程、
(m)前記複数の第2の配線溝及び前記複数の接続孔の外部の前記第2の導体膜を除去することによって、前記複数の第2の配線溝及び前記複数の接続孔のそれぞれの内部に前記第2の導体膜からなる前記第2のダマシン配線を形成する工程。
【請求項12】
請求項11に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が同じ材料からなることを特長とする半導体集積回路装置の製造方法。
【請求項13】
請求項12に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が無機系絶縁膜であり、前記第2の絶縁膜が有機系絶縁膜であることを特長とする半導体集積回路装置の製造方法。
【請求項14】
請求項13に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜がFSG膜であり、前記第2の絶縁膜がSiLK膜であることを特長とする半導体集積回路装置の製造方法。
【請求項15】
請求項11に記載の半導体集積回路装置の製造方法において、前記第1の導体膜及び前記第2の導体膜がAl,Cu,W,Ag,Auの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項16】
請求項11に記載の半導体集積回路装置の製造方法において、前記(d)工程と前記(e)工程の間及び前記(m)工程の後に、前記第1のダマシン配線及び前記第2のダマシン配線上にメタルキャップ膜を形成する工程を更に有し、前記メタルキャップ膜がCo,W,Ni,Cr,Auの内の少なくともいづれか一つの金属または金属化合物からなることを特長とする半導体集積回路装置の製造方法。
【請求項17】
請求項11に記載の半導体集積回路装置の製造方法において、前記(h)工程の前記第3の絶縁膜の形成を、形成初期はカバレジの低い成膜条件で行い、前記空洞が形成された後はカバレジの高い成膜条件で行うことを特長とする半導体集積回路装置の製造方法。
【請求項18】
請求項11に記載の半導体集積回路装置の製造方法において、前記(i)工程の前記複数の第2の配線溝の形成は、前記複数の犠牲膜ピラーの上部を除去した後に前記第3の絶縁膜の一部を除去することを特徴とする半導体集積回路装置の製造方法。
【請求項19】
請求項11に記載の半導体集積回路装置の製造方法において、前記(i)工程の前記複数の第2の配線溝の形成を、第4の絶縁膜からなるハードマスクを用いて行うことを特徴とする半導体集積回路装置の製造方法。
【請求項20】
請求項19に記載の半導体集積回路装置の製造方法において、前記第4の絶縁膜がSiN膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項1】
以下の工程を有することを特徴とする半導体集積回路装置の製造方法:
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜に複数の配線溝を形成する工程、
(c)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(e)前記第1の絶縁膜及び前記配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される前記配線の上面を露出する接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記接続孔の形成領域に前記第2の絶縁膜からなる犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記犠牲膜ピラーの上面を露出する工程、
(j)前記犠牲膜ピラーを除去し、前記配線の上面を露出する接続孔を形成する工程、
(k)前記接続孔の内部に第2の導体膜を形成する工程。
【請求項2】
請求項1に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が同じ材料からなることを特長とする半導体集積回路装置の製造方法。
【請求項3】
請求項2に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が無機系絶縁膜であり、前記第2の絶縁膜が有機系絶縁膜であることを特長とする半導体集積回路装置の製造方法。
【請求項4】
請求項3に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜がFSG膜であり、前記第2の絶縁膜がSiLK膜であることを特長とする半導体集積回路装置の製造方法。
【請求項5】
請求項1に記載の半導体集積回路装置の製造方法において、前記第3の絶縁膜がポーラスSiOC膜であり、前記(g)工程と前記(h)工程の間に、前記配線及び前記犠牲膜ピラー上にSIC膜を形成する工程を更に有することを特長とする半導体集積回路装置の製造方法。
【請求項6】
請求項5に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜がFSG膜であり、前記第2の絶縁膜がSiLK膜であることを特長とする半導体集積回路装置の製造方法。
【請求項7】
請求項1に記載の半導体集積回路装置の製造方法において、前記第1の導体膜がAl,Cu,W,Ag,Auの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項8】
請求項1に記載の半導体集積回路装置の製造方法において、前記第2の導体膜がAl,Cu,W,Ag,Auの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項9】
請求項1に記載の半導体集積回路装置の製造方法において、前記(d)工程と前記(e)工程の間に、前記配線上にメタルキャップ膜を形成する工程を更に有し、前記メタルキャップ膜がCo,W,Ni,Cr,Auの内の少なくともいづれか一つの金属または金属化合物からなることを特長とする半導体集積回路装置の製造方法。
【請求項10】
請求項1に記載の半導体集積回路装置の製造方法において、前記(h)工程の前記第3の絶縁膜の形成を、形成初期はカバレジの低い成膜条件で行い、前記空洞が形成された後はカバレジの高い成膜条件で行うことを特長とする半導体集積回路装置の製造方法。
【請求項11】
以下の工程を有することを特徴とずる半導体集積回路装置の製造方法:
(a)半導体基板の上方に第1の絶縁膜を形成する工程、
(b)前記第1の絶縁膜の一部を除去することによって、後の工程で形成される第1のダマシン配線用の複数の第1の配線溝を形成する工程、
(c)前記複数の第1の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(d)前記複数の第1の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の第1の配線溝のそれぞれの内部に前記第1の導体膜からなる前記第1のダマシン配線を形成する工程、
(e)前記第1の絶縁膜及び前記第1のダマシン配線上に、前記第1の絶縁膜と異なる材料からなる第2の絶縁膜を形成する工程、
(f)後の工程で形成される第2のダマシン配線のビア部用の複数の接続孔の形成領域を覆うマスクを用いて前記第2の絶縁膜をエッチングすることにより、前記複数の接続孔の形成領域に前記第2の絶縁膜からなる複数の犠牲膜ピラーを形成する工程、
(g)前記犠牲膜ピラーで覆われていない領域の前記第1の絶縁膜を選択的に除去し、前記犠牲膜ピラーの下部に前記第1の絶縁膜を残す工程、
(h)前記第1の絶縁膜が除去された前記配線間のスペース領域に空洞を残しつつ、前記配線及び前記犠牲膜ピラー上に、前記第2の絶縁膜と異なる材料からなる第3の絶縁膜を形成する工程、
(i)前記犠牲膜ピラー上の前記第3の絶縁膜を除去し、前記複数の犠牲膜ピラーの上面を露出する工程、
(j)前記第3の絶縁膜の一部及び前記複数の犠牲膜ピラーの上部を除去することによって、後の工程で形成される前記第2のダマシン配線の配線部用の複数の第2の配線溝を形成する工程、
(k)前記複数の犠牲膜ピラーの下部を除去することによって、前記複数の接続孔を形成する工程、
(l)前記複数の第2の配線溝及び前記複数の接続孔のそれぞれの内部を含む前記第3の絶縁膜上に第2の導体膜を形成する工程、
(m)前記複数の第2の配線溝及び前記複数の接続孔の外部の前記第2の導体膜を除去することによって、前記複数の第2の配線溝及び前記複数の接続孔のそれぞれの内部に前記第2の導体膜からなる前記第2のダマシン配線を形成する工程。
【請求項12】
請求項11に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が同じ材料からなることを特長とする半導体集積回路装置の製造方法。
【請求項13】
請求項12に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜が無機系絶縁膜であり、前記第2の絶縁膜が有機系絶縁膜であることを特長とする半導体集積回路装置の製造方法。
【請求項14】
請求項13に記載の半導体集積回路装置の製造方法において、前記第1の絶縁膜と前記第3の絶縁膜がFSG膜であり、前記第2の絶縁膜がSiLK膜であることを特長とする半導体集積回路装置の製造方法。
【請求項15】
請求項11に記載の半導体集積回路装置の製造方法において、前記第1の導体膜及び前記第2の導体膜がAl,Cu,W,Ag,Auの内の少なくともいづれか一つの金属からなることを特長とする半導体集積回路装置の製造方法。
【請求項16】
請求項11に記載の半導体集積回路装置の製造方法において、前記(d)工程と前記(e)工程の間及び前記(m)工程の後に、前記第1のダマシン配線及び前記第2のダマシン配線上にメタルキャップ膜を形成する工程を更に有し、前記メタルキャップ膜がCo,W,Ni,Cr,Auの内の少なくともいづれか一つの金属または金属化合物からなることを特長とする半導体集積回路装置の製造方法。
【請求項17】
請求項11に記載の半導体集積回路装置の製造方法において、前記(h)工程の前記第3の絶縁膜の形成を、形成初期はカバレジの低い成膜条件で行い、前記空洞が形成された後はカバレジの高い成膜条件で行うことを特長とする半導体集積回路装置の製造方法。
【請求項18】
請求項11に記載の半導体集積回路装置の製造方法において、前記(i)工程の前記複数の第2の配線溝の形成は、前記複数の犠牲膜ピラーの上部を除去した後に前記第3の絶縁膜の一部を除去することを特徴とする半導体集積回路装置の製造方法。
【請求項19】
請求項11に記載の半導体集積回路装置の製造方法において、前記(i)工程の前記複数の第2の配線溝の形成を、第4の絶縁膜からなるハードマスクを用いて行うことを特徴とする半導体集積回路装置の製造方法。
【請求項20】
請求項19に記載の半導体集積回路装置の製造方法において、前記第4の絶縁膜がSiN膜であることを特徴とする半導体集積回路装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12(a)】
【図12(b)】
【図13(a)】
【図13(b)】
【図13(c)】
【図14(a)】
【図14(b)】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12(a)】
【図12(b)】
【図13(a)】
【図13(b)】
【図13(c)】
【図14(a)】
【図14(b)】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2007−141985(P2007−141985A)
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願番号】特願2005−331020(P2005−331020)
【出願日】平成17年11月16日(2005.11.16)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願日】平成17年11月16日(2005.11.16)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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