【課題】金属薄膜抵抗体を含む集積回路を備えた半導体装置において、レーザ照射による金属薄膜抵抗体の周辺領域へのダメージを低減する。
【解決手段】半導体基板１上に形成された下層側絶縁膜５と、下層側絶縁膜５上に形成された金属配線パターン１１と、下層側絶縁膜５上及び金属配線パターン１１上に形成された、少なくとも最上層にリン又はリン及びボロンが導入されたシリコン酸化膜１５ｂをもつ下地絶縁膜１５と、金属配線パターン１１上の下地絶縁膜１５に形成された接続孔１７を備え、金属薄膜抵抗体２１は下地絶縁膜１５上から接続孔１７内にわたって形成されて接続孔１７内で金属配線パターン１１と電気的に接続されている。 （もっと読む）

【課題】
微細な凹部パターンに金属が埋め込まれ堆積されたパターン表面の平坦化と、パターン高さを精度よくエッチバックにより制御する。
【解決手段】
表面に微細な格子パターン１２が形成されている基板１０の表面上に格子パターン１２を被ってアルミニウム膜１４を堆積し、その上にレジスト層１６を塗布し、レジスト層１６には格子パターン１２が形成されている領域以外の領域に開口１８を設ける。レジスト層１６とアルミニウム膜１４をエッチバックし、ＳｉＦから発生するプラズマ強度の微分値が所定の値を越えた時点から所定の設定時間（制御時間）後にエッチングを停止する。 （もっと読む）

半導体ウエハ上に形成された金属層を適応的に研磨する。金属層の一部分が電解研磨され、金属層のその他の部分が別個に電解研磨される。電解研磨の前に、金属層の研磨部分の厚さの測定値が決定される。電解研磨量は厚さの測定値に基づいて調整される。半導体ウエハ上に形成される金属層が研磨され、その金属層は障壁層上に形成されており、障壁層は凹部領域と非凹部領域を有する誘電体層上に形成され、さらに金属層は凹部領域と非凹部領域をカバーする。非凹部領域をカバーする金属層を取り除くために金属層が研磨される。凹部領域中の金属層を非凹部領域以下の高さにまで研磨するが、この高さは障壁層の厚さと等しくあるいはそれよりも大きい。
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プラズマ加工システムで利用するプラズマ加工ステップの調整方法が開示されている。この方法はプラズマ加工システムのプラズマ反応器内で中性分子とイオンとを含んだ第１プラズマをストライク処理するステップを含んでいる。この方法はさらに、基板上の複数層を第１エッチングステップでエッチングするステップと、基板周囲に可動均一リングを設置するステップとを含んでいる。均一性リングの底面は基板の上面とほぼ同じ高さである。方法はさらに、プラズマ加工システムのプラズマ反応器内で本質的に中性分子で成る第２プラズマをストライク処理するステップを含んでいる。方法はさらに、基板上の複数層を第２エッチングステップでエッチングするステップを含んでいる。第１ステップのエッチングと第２ステップのエッチングとは実質的に均等である。
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本発明は、半導体ボディ（１）と基板（２）とを有し、少なくとも１つの半導体素子（３）を備える半導体デバイス（１０）の製造に関し、この半導体デバイスは、少なくとも１つの接続領域（４）と、接続領域に接続された、上に位置する帯状の接続導体（５）と、を備え、この接続領域および接続導体は、両方とも誘電体に凹設され、第１材料の誘電体領域（６）が、半導体ボディ（１）の、接続領域（４）が形成される位置に設けられ、その後、誘電体領域（６）は、第１材料とは異なる第２材料の誘電体層（７）で被覆され、この誘電体層には、帯状の接続導体（５）が形成される位置に帯状の凹部（７Ａ）が設けられ、この凹部は、誘電体領域（６）に重なり、かつ前記誘電体領域まで延び、凹部（７Ａ）の形成と誘電体領域（６）の除去の後、接続領域（４）が、誘電体領域（６）の除去により作られた空間（６Ａ）に導電性材料を堆積することにより形成され、接続導体（５）が、凹部（７Ａ）に導電性材料を堆積することにより形成される。本発明によると、第１材料には、有機材料が用いられ、第２材料には、この有機材料より高い分解温度を有する材料が用いられ、誘電体領域（６）は、有機材料の分解温度より高く、第２材料の分解温度よりは低い温度で加熱することにより除去される。本発明に係る方法は、非常にシンプルであり、第２材料を任意に選択することにより、得られるデバイス（１０）に高い平面性をもたらすことができる。誘電体領域（４）には、好ましくはフォトレジストが用いられ、誘電体層（７）には、好ましくはＳＩＬＫまたはＳＯＧ材料などの液体材料が用いられ、これは、加熱により固体状に変換することができる。
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【課題】下地絶縁膜上に絶縁膜を良好に成膜するための前処理として、十分な効果を短時間で得ることができる前処理工程を有する半導体装置の製造方法を提供することにある。
【解決手段】上記課題を解決するために、全面に下地絶縁膜が形成された半導体基板表面上にＣＶＤ法によって絶縁膜の成膜を行う際に、下地絶縁膜の表面層をフッ素含有ガスのプラズマでエッチングし、さらに、窒素ガスまたはアンモニアガスのプラズマを照射してから、ＣＶＤ法による絶縁膜の成膜を行うことを特徴とする半導体装置の製造方法を提供する。 （もっと読む）

【課題】配線上にＳｉＣＮ膜を有する半導体装置において、ＳｉＣＮ膜から流出する不安定なＮによるレジストポイゾニングの発生を低減する。
【解決手段】ＳｉＣＮ膜を有する半導体装置の製造方法において、ＳｉＣＮ膜成膜時に一部に有機基を有する原料ガスとＨｅの流量比を１：４．２以上にする。または原料ガスの流量×原料ガスの有機基との結合数とＨｅの流量比を１：１．４以上にする。その結果、ＳｉＣＮ膜中のＳｉＮＨ基の増加を抑制し、膜ストレス変化とポイゾニング不良の発生を合わせて抑制することが半導体装置を提供する。 （もっと読む）

【課題】
【解決手段】ウエハ上に半導体素子を形成する方法が提供されている。エッチング層が、ウエハの上に形成される。フォトレジストマスクが、エッチング層の上に形成される。フォトレジストマスクは、ウエハの外縁付近のみ除去されて、ウエハの外縁付近のエッチング層が露出される。炭素および水素を含有する種を備えた蒸着ガスが供給される。蒸着ガスから、プラズマが形成される。ポリマ層が、ウエハの外縁付近の露出エッチング層に蒸着される。この時、ポリマは、蒸着ガス由来のプラズマから形成される。フォトレジストマスクと、ウエハの外縁付近の露出エッチング層に蒸着されたポリマとが消費されつつ、フォトレジストマスクを介してエッチング層がエッチングされる。 （もっと読む）

ピッチが増倍されたスペーサ等のマスクパターンの寸法が、パターン内のフィーチャが形成された後で、フィーチャの制御された成長によって制御される。ピッチが増倍されたスペーサ１７５ａのパターンを形成するために、まず、半導体基板１１０の上にマンドレルのパターンを形成する。次に、マンドレルの上に材料のブランケット層を堆積させ、スペーサ材料を水平面から選択的に除去することにより、マンドレルの側壁にスペーサを形成する。その後、マンドレルを選択的に除去し、自立スペーサのパターンを後に残す。スペーサは、酸化するとサイズが大きくなることで知られているポリシリコンやアモルファスシリコン等の材料を含む。スペーサを酸化して所望の幅９５に成長させる。所望の幅に達した後、スペーサ１７５ａは、下にある層１５０及び基板１１０をパターニングするためのマスクとして用いられ得る。有利なことに、酸化によってスペーサ１７５ａを成長させるため、マンドレルの上に薄いブランケット層を堆積することができ、それにより、よりコンフォーマルなブランケット層を堆積させ、スペーサ形成用の処理窓を拡張することが可能となる。
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【課題】配線溝底部の面粗れを防止するエッチングストッパーを配線溝の底部となる領域に導入することで、デバイス速度の向上、デバイス信頼性の向上を可能とする。
【解決手段】多孔質絶縁膜を含む層間絶縁膜を備えた半導体装置の製造方法において、前記層間絶縁膜に配線溝２０を形成する前に、前記配線溝２０底部となる領域、すなわち接続孔が形成される絶縁膜１５上の配線溝が形成される領域に、前記層間絶縁膜の配線層が形成される絶縁膜１８とは異なる材質の絶縁膜パターン１７を形成する工程を備えている。 （もっと読む）

プラズマによりパターン形成された窒化層を形成するために窒化層をエッチングすることからなる半導体構造体を製造する方法。窒化層は半導体の基板上にあり、フォトレジスト層は窒化層上にあり、プラズマは、少なくとも圧力１０ミリトルでＣＦ₄及びＣＨＦ₃のガス混合物から形成される。 （もっと読む）

調整可能耐エッチング性反射防止（ＴＥＲＡ：ｔｕｎａｂｌｅ ｅｔｃｈ ｒｅｓｉｓｔａｎｔ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ）コーティングをエッチングするための方法およびシステムが記載される。ＴＥＲＡコーティングは、例えば、リソグラフィ構造を補完するためのハード・マスクまたは反射防止コーティングとして利用できる。ＴＥＲＡコーティングは、構造式Ｒ：Ｃ：Ｈ：Ｘを有することができ、式中、Ｒは、Ｓｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔｉ、およびそれらの組み合わせのうちの少なくとも１つを含む群から選ばれ、Ｘは、存在しないかまたはＯ、Ｎ、Ｓ、およびＦのうちの１つ以上を含む群から選ばれる。膜スタック中の構造の形成の間、パターンが、ＳＦ_６ベースのエッチング化学的性質を有するドライ・プラズマ・エッチングを用いてＴＥＲＡコーティングに転写される。 （もっと読む）

【課題】ハードマスクの角部分を、ラウンド形状に加工するドライエッチング方法を提供する。
【解決手段】パターンニングされたホトレジスト１３によりシリコン窒化膜１２のマスクを形成した後、ホトレジスト１３をドライエッチングにより縮小させ、露出したシリコン窒化膜マスク１２の角部分をエッチングすることで、シリコン窒化膜マスク１２の角部分にラウンド形状を有する溝加工処理が可能となる半導体装置の製造方法。 （もっと読む）

周辺回路１００のアレイ１０２及び周辺１０４の異なるサイズのフィーチャーが１つのステップで基板１１０上にパターン化される。特に、独立に形成された２つのパターン１７７、２３０を組合せた混合パターンが、一つのマスク層１６０上に形成され、次に、下の基板（１１０）に転写される。独立に形成されたパターンのうち第1パターン１７７はピッチ増倍によって形成され、独立に形成されたパターンのうち第２パターン２３０は従来のフォトリソグラフィによって形成される。第1パターン１７７は、第２パターン２３０の形成に使用されたフォトリソグラフィ法の解像度以下のフィーチャー１７５を含む。これらのラインは、フォトレジスト上にパターンを形成し、そしてそのパターンを非晶質炭素層にエッチングすることによって製作される。非晶質炭素のエッチングされていない部分の幅より小さい幅を有する側壁スペーサー１７５は、前記非晶質炭素の側壁上に形成される。その後、非晶質炭素は除去されて、側壁スペーサー１７５を残してマスクパターン１７７を形成する。従って、スペーサー１７５は、フォトレジスト上にパターンを形成するために使用されたフォトリソグラフィ方法の解像度より小さいフィーチャーサイズを有するマスク１７７を形成する。保護物質２００がスペーサー１７５のまわりに形成される。スペーサーは１７５さらに、ハードマスク２１０を用いることにより保護され、そして次にフォトレジスト２２０がハードマスク２１０上に形成されパターン化される。フォトレジストパターン２３０はハードマスク（２１０）を通じて保護物質２００に転写される。その後、スペーサー１７５及び保護物質２００によって作成されたパターン１７７、２３０の組合せは、下の非晶質炭素ハードマスク層１６０に転写される。その後、異なるサイズのフィーチャーを有する組合せパターンは下の基板１１０に転写される。
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【課題】半導体素子のキャパシタの形成方法を提供する。
【解決手段】この方法は、フッ素および酸素を含む環境で金属窒化膜をエッチングしてキャパシタ電極を形成する段階を含む。そして、前記金属窒化膜はフッ素プラズマを含む環境でプラズマエッチングされるようにしてもよい。また、前記フッ素はＣＦ_４及びＣＨＦ_３のうちで少なくとも一つであるようにしてもよい。さらに、前記金属窒化膜はチタン、タンタル及びタングステンのうちで少なくとも一つを含むようにしてもよい。また、前記金属窒化膜は６００Ｗ以下のパワーが供給された環境でプラズマエッチングされるようにしてもよい。 （もっと読む）

【課題】 金属配線層を形成する際に、半導体装置に対するプラズマダメージを抑制することが可能な半導体装置の製造方法、及びフォトマスクを提供する。
【解決手段】 フォトマスクＭは、金属配線２０ｂ，２０ｃをそれぞれ形成するための遮光パターン（金属配線遮光部）３０ｂ，３０ｃと、放電パターン２１を形成するための遮光パターン（放電パターン遮光部）３１とを備えている。放電パターン遮光部３１は、金属配線遮光部３０ｃの近傍に備えられており、金属配線遮光部３０ｃに向かって突出する山型の凸部３１ａを有している。ここで、金属配線遮光部３０ｃと凸部３１ａの頂点との間隔Ｄ０は、フォトマスクＭによってパターニングされるレジスト膜Ｒにおいて、金属配線形成部４０ｃと、凸部４１ａの頂点との間隔Ｄ１が最小加工間隔Ｅ１より小さくなるように設定されている。 （もっと読む）

【課題】 電子デバイス及び微細幅パターンの形成方法に関し、抜きパターンや残しパターンのいずれの場合もパターン分布の粗密に依存せずに所望の微細幅パターンを精度良く形成する。
【解決手段】 同じ線幅の孤立パターンの第１の凹部３と密パターンのｎ個の第２の凹部４とを設けた絶縁層２と、絶縁層２上に第１の凹部３及び第２の凹部４に対応する同じ線幅の第１の開口部６及び第２の開口部を有する第１の薄膜５と、第１の薄膜５上に、孤立パターンの第１の凹部３に対応する領域においては、第１の凹部３より広く且つ第２の凹部４のピッチの２倍と凹部の幅との差より狭い線幅の第３の開口部９を有するとともに、密パターンの第２の凹部４に対応する領域においては、第２の凹部４のピッチのｎ−１倍と凹部の幅との和より広く且つ第２の凹部４のピッチのｎ＋１倍と凹部の幅との差より狭い線幅の第４の開口部１０を有する第２の薄膜８とを備える。 （もっと読む）

【課題】 プラズマチャージによる平坦化補助パターンへのダメージを抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 仮想領域２４は、本半導体装置の最大金属パターンであるパッドの配置面積と同一の面積を有しており、平坦化補助パターン配置領域２２は、パッドの複数個分の面積を有している。各仮想領域２４の略中央には、平坦化補助パターン２３に囲まれるように、１つ放電パターン２５が形成されている。放電パターン２５は、コンタクト１５ｄを介してｐ型シリコン基板である半導体基板に形成されたｎ＋不純物拡散層に接続されている。即ち、ｎ＋不純物拡散層と半導体基板とは、ｐｎ接合ダイオードを構成し、放電パターン２５にチャージされた電子を半導体基板に放電することが可能になっている。 （もっと読む）

本発明は、効果的にシステムＬＳＩの少量多品種生産を実現するための、プロセス開発期間の短縮を目的とする。本発明は、半導体ウエハ主面の複数ブロックにゲート電極パターンをドライエッチングにより形成するための半導体製造装置システムであって、ゲート電極パターン形成時におけるブロック内の被エッチング面積比に対するレシピが格納されたデータベースと、半導体ウエハに表示された被エッチング面積比の認識情報を読み取る手段と、ドライエッチング装置とを有し、前記認識情報に対するデータベースに格納されたレシピを検索し、該レシピにより前記ドライエッチング装置を制御することを特徴とする。
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本発明による半導体電力素子は、第１導電型を有する基板と、該第１導電型を有し且つ該基板の表面を覆ってこれと接触するエピタキシャル層とを含む。第１トレンチが該エピタキシャル層の内部に伸張してそこで終端する。陥没トレンチが該エピタキシャル層の表面から伸張し該エピタキシャル層を通って該基板の内部で終端する。該陥没トレンチは、該第１トレンチの横に間隔をおいて設けられ、該第１トレンチよりも広く且つ深く伸張する。該陥没トレンチは自身の側壁に沿ってのみ絶縁体によって裏打ちされることで、該陥没トレンチを充填する導電材料が該基板との電気的接続を該陥没トレンチの底部に沿ってなすと共に、相互接続層との電気的接触を該陥没トレンチの表面側に沿ってなす。
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