【課題】 電気的特性および信頼性に優れた溝配線または接続孔を有する半導体装置の製造方法を提供する。
【解決手段】 層間絶縁膜７４上に所定の回路パターンを有するレジスト膜７５ｂを形成し、レジスト膜７５ｂをマスクとしてエッチング処理し、層間絶縁膜７４にビア７８ａを形成する。このエッチング処理によって層間絶縁膜７４に形成されたビア７８ａの側面部をシリル化処理し、ビア７８ａの側面部をエッチング処理によるダメージから回復させる。その後、ビア７８ａに金属を埋め込み、その表面を平坦化する。 （もっと読む）

【課題】 微細配線を実現することができる「配線基板の製造方法」を提供すること。
【解決手段】 ダマシンプロセスを用いた配線形成工程を含む配線基板の製造方法において、下層配線層１０上に形成された層間絶縁層１１に、下層配線層１１に達するビアホールＶＨを形成し、その際に生じたスミアＳＭを除去した後、層間絶縁層１１上に、ビアホールＶＨの上方に位置する所要の配線パターンの形状に従う開口部（配線溝）ＯＰを有するように感光性永久レジスト層１２を形成する。次に、全面にシード層１３を形成し、ビアホールＶＨ及び開口部（配線溝）ＯＰの内部を充填するようにしてシード層１３上に導体層１４を形成した後、感光性永久レジスト層１２が露出するまで導体層１４の表面を研磨して平坦化し、配線パターン１５を形成する。 （もっと読む）

【課題】ポリシリコンプラグ上のプラグコンタクトの抵抗ばらつきを低減する。
【解決手段】半導体基板上の第１の絶縁膜１２中にポリシリコンよりなるプラグ１３を形成する工程と、ポリシリコンよりなるプラグの上に、酸化物層１４を形成する工程と、ポリシリコンよりなるプラグと第１の絶縁膜の上に、第２の絶縁膜１６を形成する工程と、第２の絶縁膜の上に、所定の形状にパターニングされたレジストを形成する工程と、パターニングされたレジストをマスクとして第２の絶縁膜の中に、コンタクト孔１７ｂを設ける工程と、酸化物層を、ポリシリコンよりなるプラグの上に残した状態で、コンタクト孔の内部を洗浄する工程と、酸化物層を除去した後に、コンタクト孔の内部を導電性金属１９で埋め込むことにより導電性金属よりなるプラグを形成する工程とを有する。 （もっと読む）

本発明の目的は歩留りおよび生産性向上が図れる半導体装置の製造方法を提供することにある。本発明に係わる半導体装置の製造方法は、本発明は、真空容器１と、前記真空容器１内に設けられたウエハ８を設置するためのサセプタ７と、前記真空容器に原料ガスを導入するためのガス導入手段２と、および高周波電力導入手段６とを有するプラズマエッチング装置が準備され、前記ガス導入手段２により前記真空容器１内に導入されたガスを前記高周波電力でプラズマ化し、前記プラズマ雰囲気中でウエハ主面の酸化膜２３に選択的に複数の穴を形成する工程を含む半導体装置の製造方法であって、前記穴を形成する工程で前記半導体ウエハ主面の平坦部と穴部とに連続スペクトルを有する光１５を照射させ、前記平坦部と前記穴部との反射率変化を測定することを特徴とする。
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【課題】 抵抗率のばらつきによる抵抗値のばらつきをもなくすため、抵抗素子の抵抗値を正確に知ることが可能であって、かつ、抵抗値を知るために回路領域が制限されることがない半導体装置の製造方法を提供する。
【解決手段】 抵抗素子を構成するポリシリコン膜と共にスクライブライン９上にもポリシリコン膜を成膜し、スクライブライン９上に成膜されたポリシリコン膜をパターニングし、モニタパターン７を形成する。また、モニタパターン７を使ったポリシリコン膜の抵抗率の測定結果に基づいて、抵抗素子を構成するポリシリコン膜を、このポリシリコン膜よりも上方に設けられる膜と同時にエッチングする。 （もっと読む）

本発明は、アセナフチレンホモポリマー、アセナフチレンコポリマー、ポリ（アリーレンエーテル）、ポリアミド、Ｂ−ステージ多官能性アクリレート／メタクリレート、架橋スチレンジビニルベンゼンポリマー、およびスチレンとジビニルベンゼンとマレイミドまたはビス−マレイミドとのコポリマーから成る群から選択されるガス層形成材料を提供するものである。形成されたガス層はマイクロチップおよびマルチチップモジュールにおいて使用される。
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【課題】 本発明は、犠牲ハードマスクのエッチング選択比を増加させ、パターン変形を最小化できる半導体素子の製造方法を提供すること。
【解決手段】 本発明は、被エッチング層上に犠牲ハードマスク用の非結晶性炭素膜を形成するステップと、該犠牲ハードマスク用の非結晶性炭素膜上にフォトレジストパターンを形成するステップと、該フォトレジストパターンをエッチングマスクとして前記犠牲ハードマスク用の非結晶性炭素膜をエッチングし、犠牲ハードマスクを形成するステップと、少なくとも前記犠牲ハードマスクをエッチングマスクとして前記被エッチング層をエッチングし、所定のパターンを形成するステップとを含む。 （もっと読む）

【課題】 半導体集積回路チップに基板貫通孔を短時間に効率よく形成する。
【解決手段】 チップ表面に拡散層１５を形成して配線１４と接続させ、貫通孔底部の中心が拡散層１５と配線１４との接続部分の中心にくるようにし、且つ貫通孔底部径が配線１４と拡散層１５との接合部分の径と同一かそれよりもやや大きな径になるように径を制御しながら、半導体集積回路チップ裏面１３よりドライエッチングを開始して、貫通孔１６を形成する。本発明の半導体チップ構造では、ドライエッチングの際に使用するエッチングガスはシリコンを選択的にエッチングするガスだけでよい。従ってエッチング工程の途中でエッチングガスを他の種類のエッチングガスに交換する必要がなく、基板貫通孔を短時間に効率よく形成することができる。 （もっと読む）

【課題】 ダマシン配線のトレンチあるいはビアホールの側壁部でのダメージ層の生成および多孔質のＬｏｗ−ｋ膜中でのボイドの発生を抑制する。
【解決手段】 下層配線１上に第１エッチングストッパー層２ａ、多孔質の第１低誘電率膜２ｂおよび第１キャップ層２ｃの積層した第１層間絶縁膜２を形成し、Ｃ_４Ｆ_８のような炭素含有量が多いフルオロカーボンガスを用いレジストマスク３を使用したドライエッチングによりビアホール４を形成する。次に、第１キャップ層２ｃをハードマスクにし、エッチングガスとしてＣＦ_４／Ａｒ／Ｎ_２混合ガスあるいはＣＨＦ_３／Ａｒ／Ｎ_２混合ガスを用い、上記エッチングガスの圧力を０．１Ｐａ〜６．０Ｐａ範囲にして第１エッチングストッパー層２ａをエッチング除去し、ビアホール４を下層配線１表面に達するように貫通させる。 （もっと読む）

【課題】 絶縁膜の材料の違いによってプロセス条件を変えたりすることなく、配線の表面に金属膜を選択的に成膜でき、しかも、不要となったバリア膜を、機械的な要素が相対的に少ない方法で除去できるようにする。
【解決手段】 絶縁膜１０内に配線用凹部１２を形成した基板表面にバリア膜１４を形成し、次いで配線用凹部１２内ならびに基板表面に配線材料１６を成膜した基板Ｗを用意し、基板表面に成膜した余剰の配線材料１６を除去して配線用凹部１２内に埋込んだ配線材料１６で配線１８を形成するとともに、該配線形成部以外のバリア膜１４を露出させ、配線１８の表面に金属膜２０を選択的に成膜する。 （もっと読む）

【課題】 積層された半導体チップの接合強度が高く、これにより高い信頼性を確保することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供する。
【解決手段】 半導体基板１０の能動面１０ａから半導体基板１０の内部にかけて第一孔部Ｈ３を形成する工程と、第一孔部Ｈ３の内側に導電材料を充填して第一接続端子２０を形成する工程と、半導体基板１０の能動面１０ａとは反対側の裏面１０ｂから第一孔部Ｈ３の底面に到達する第二孔部Ｈ６を形成する工程と、第二孔部Ｈ６の内面に導電材料を充填して第二接続端子２１を形成する工程と、を有する。
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【課題】ランディングプラグコンタクトとストレージノードコンタクトとの間の不整合を防止し、接触抵抗を改善することができる半導体素子のストレージノードコンタクトの形成方法を提供すること。
【解決手段】複数のゲート２３とソース／ドレーン領域２５が形成された半導体基板２１のゲート間に酸化膜２６とランディングプラグコンタクトを形成するステップと、ランディングプラグコンタクト及びゲートを含んだ半導体基板の全面上に層間絶縁膜２９を形成するステップと、層間絶縁膜をエッチングしてランディングプラグコンタクトを露出させる第１ストレージノードコンタクトホールを形成するステップと、露出されたランディングプラグコンタクトと酸化膜を除去し、第２ストレージノードコンタクトホールを形成するステップと、第２ストレージノードコンタクトホール内にポリシリコンを埋め込んでストレージノードコンタクト３０を形成するステップとを含む。 （もっと読む）

【課題】上層配線に被覆されない接続孔を選択的に縮小させることにより、隣接する異電位配線とのショート不良を防止することを可能とする。
【解決手段】基板上に第１、第２絶縁膜１８、１９を形成する工程と、その上に有機犠牲層３０と第１、第２マスク層３１、３２を順に形成する工程と、第２マスク層３２に配線溝パターン３３を形成する工程と、第２、第１マスク層３２、３１および有機犠牲層３０に接続孔を形成するための接続孔パターン３４を形成する工程と、第２、第１マスク層３１、３２をエッチングマスクに用いたエッチングにより第１マスク層３１、有機犠牲層３０に配線溝パターン３３を形成し、第２絶縁膜１９に接続孔３５を形成する工程と、第１マスク層３１、有機犠牲層３０をマスクに用いて、第２絶縁膜１９に配線溝３６を形成し、第２、第１絶縁膜１９、１８に接続孔３５を形成する工程とを備えている。 （もっと読む）

【課題】表層部に銅とシリコンが存在する基板を対象として、六フッ化硫黄をプラズマ発生用ガスとして用いたプラズマエッチングにおいて、硫化銅の生成に起因して生じる銅部分への異物付着や形状不良を防止することができるプラズマエッチング方法およびプラグ形成方法を提供することを目的とする。
【解決手段】シリコン基板の表面をプラズマエッチングによって除去することにより、シリコン基板に埋設された銅電極の一端をシリコン基板の表面から突出させてプラグを形成する目的で行われるプラズマエッチングにおいて、プラズマ発生用ガスとして六フッ化硫黄を主成分とする混合ガスを使用し、シリコン基板の表面温度を６５℃以下に保ちながらプラズマエッチングを行う。これによりプラズマ処理過程で生成した硫化銅の付着を抑制することができる。 （もっと読む）

【課題】加工パターンの疎密に依存することなく面内均一に精度良好なパターン加工行うことが可能なエッチング工程を備えた半導体装置の製造方法を提供する。
【解決手段】基板１１上にＳｉＯＣＨ系絶縁膜からなる被エッチング膜１３を形成し、マスクパターン１５上からのプラズマ処理を行う。これにより、マスクパターン１５から露出している被エッチング膜１３部分をＳｉＯ₂化して改質部１３ｂを形成する前処理を行う。次に、マスクパターン１５およびＳｉＯＣＨ系材料からなる未改質部１３ａに対して選択的に改質部１３ｂをエッチング除去する。 （もっと読む）

【課題】ダミーパターンの面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくする。
【解決手段】 半導体基板１にトランジスタ１１を形成すると共に、半導体基板１上にＭＮＯＳ素子１０を形成する。ＭＮＯＳ素子１０に電荷を蓄積した後、層間絶縁膜２０を形成する。層間絶縁膜２０に、ゲート電極５ｂ上に位置する第1の接続孔２０ｂ、及びＭＮＯＳ素子１０上に位置する第２の接続孔２０ａを形成する。層間絶縁膜２０上に、第1の接続孔２０ｂを介してゲート電極５ｂに接続する配線２２ｂを形成すると共に、第２の接続孔２０ａを介してＭＮＯＳ素子１０に接続するダミーパターン２２ａを形成する。 （もっと読む）

【課題】 ナノインプリント法を用いることでコストを抑えることができる、半導体装置の作製方法の提案を課題とする。
【解決手段】 本発明は、島状の半導体膜上にゲート絶縁膜と、導電膜と、レジストとを順に形成し、パターンが形成されたモールドをレジストに押し付けた状態でレジストの硬化を行なうことで、パターンをレジストに転写し、導電膜の一部が露出するまでパターンが転写されたレジストの表面をアッシングし、アッシングされたレジストをマスクとして用い、導電膜をエッチングすることを特徴とする。 （もっと読む）

基板を処理する方法であって、フェニル基を含む有機シリコン化合物を含む処理ガスを処理チャンバに供給するステップと、処理ガスを反応させて低ｋ誘電物質によるダマシン又はデュアルダマシン適用においてバリヤ層として用いられる低ｋシリコンカーバイドバリヤ層を堆積させるステップとを含む、前記方法が提供される。低ｋシリコンカーバイドバリヤ層上に酸素を含まない有機シリコン化合物を含む処理ガスからのシリコン原子にフェニル基がほとんど結合されていないシリコンカーバイドキャップ層を堆積する方法が提供される。
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【課題】 少ない工程でアライメントマークとして利用できる段差を形成することが出来る、半導体装置の製造方法を提供する。
【解決手段】 基板の表面又は基板上に形成した第１の膜の表面に、複数の凹部を形成する第１の工程と、凹部の内部に選択的に第２の膜を形成する第２の工程と、少なくとも１つの凹部及びその近傍を含む第１の領域に局所的エッチングを行って、第１の領域内の第２の膜の表面とその近傍との間に段差を形成する第３の工程とを備える。段差が形成された位置をアライメントマークとして利用する。 （もっと読む）

【課題】 ゲート電極に繋がる配線に関し、アンテナ効果によるチャージングの影響を極力抑え、プラズマ処理を伴うウェハプロセスにおいても高信頼性が得られる半導体集積回路装置及び回路配線方法を提供する。
【解決手段】 配線部ＷＲ１はゲート電極１３引き出し用の縦方向優先配線部として、最終的な配線前の配線層１５３まで配線面積を最小限とする。これにより、アンテナ効果対策として最良の配線構造が得られる。一方、配線部ＷＲ２は、アンテナ効果対象外の配線パターンとして、配線部ＷＲ１との接続以外の実質的な回路配線を構成する広域配線部である。また、必須パターンとして配線部ＷＲ１近傍にパターン端部１５３Ｅを配する。配線部ＷＲ３は最終接続配線部である。すなわち、配線部ＷＲ１は、配線部ＷＲ３によってはじめて他の必要な素子回路（配線部ＷＲ２）と接続関係を持つことになる。 （もっと読む）