【課題】ハイブリッド基板構造を有する半導体集積回路装置においては、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの混在する結果、ゲートファースト方式で両方のＭＩＳＦＥＴを作製した場合、それぞれでゲート材料に合った構造設計が必要である。バルク−ＭＩＳＦＥＴはこれまでに多くの知見があり、ゲート材料変更に伴う構造変更は開発コストの増大を招くことになるため、可能な限りバルク−ＭＩＳＦＥＴの構造を維持したい。また従来のゲートラスト方式でゲート電極材料の変更を行う場合は、プロセスの複雑化や製造コスト増大などの問題を招く恐れがある。
【解決手段】本願発明は、半導体基板のデバイス面上にＳＯＩ構造とバルク構造が混在するハイブリッド基板構造を有する半導体集積回路装置において、前記デバイス面を基準とするＳＯＩ型ＭＩＳＦＥＴのゲート電極の高さを、バルク型ＭＩＳＦＥＴのゲート電極の高さよりも高くしたものである。 （もっと読む）

【課題】 ゲート長方向に対し水平に複数本のトレンチを形成することにより単位面積当たりのゲート幅を増大させる高駆動能力横型ＭＯＳにおいて、素子面積を増加させずに更に駆動能力を向上させる。
【解決手段】 半導体基板表面から一定の深さに設けられた高抵抗第一導電型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜と接触して前記トレンチ両端付近のトレンチ内部に半導体基板表面より深い位置に表面が位置するように埋め込まれたゲート電極膜と、前記ゲート電極膜と接触していない半導体面から前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置とした。 （もっと読む）

【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。 （もっと読む）

【課題】チップ面積を増大させずにスナップバック現象を抑制することのできる、ＩＧＢＴと他の半導体素子とが一体化して配置された半導体装置を提供する。
【解決手段】ＩＧＢＴとドリフト層を有する他の半導体素子とを備えた半導体装置であって、ＩＧＢＴのドリフト層と他の半導体素子のドリフト層とが互いに接しており、ＩＧＢＴのエミッタ層と他の半導体素子のドリフト電界を発生させる電圧が印加される一方の極性層とが互いに導電的に接続されており、ＩＧＢＴのコレクタ層と他の半導体素子の他方の極性層とが互いに導電的に接続されており、ＩＧＢＴのドリフト層の他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸し、Ｎチャネル型ＩＧＢＴではコレクタ側からエミッタ側に向けて電流が流され、Ｐチャネル型ＩＧＢＴではエミッタ側からコレクタ側に向けて電流が流される配線部が設けられている。 （もっと読む）

【課題】既存のＣＭＯＳ製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するＬｏｃｏｓ酸化膜を最適に制御することができる、横型半導体装置の製造方法を提供する。
【解決手段】半導体基板（１００、１０１）上のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターン（１１３ａ、１１３ｂ）を有するマスク（１１３）を形成する（工程３ａ、３ｂ）。マスク（１１３）を用いた熱酸化処理を施してＬｏｃｏｓ形成領域を酸化させ、半導体基板（１００、１０１）のドリフト領域上に厚さが異なる（１１５ａ、１５５ｂ）Ｌｏｃｏｓ酸化膜（１０５ａ、１０５ｂ）を同時に形成する（工程４ａ、４ｂ）。 （もっと読む）

【課題】マイクロコンタクト印刷の版を凹版として使用し、微細な電気回路と高生産性のＣＭＯＳ半導体装置の製造方法を提供するものである。
【解決手段】Ｐチャネル型電界効果トランジスタのＰチャネル領域１０１とＮチャネル型電界効果トランジスタのＮチャネル領域１０２とを、凹版６０１を用いた印刷によって形成するようにし、凹版６０１が、第１凹部６０２と第２凹部６０３とを備え、インクジェット法によって、第１凹部６０２にＰ型半導体インク１１１を供給し、第２凹部６０３にＮ型半導体インク１１２を供給する工程と、インク供給後に、凹版６０１を被印刷基板００１に押しつけて、第１凹部６０２に供給したＰ型半導体インク１１１と第２凹部６０３に供給したＮ型半導体インク１１２とを一括して被印刷基板００１に転写する工程と、を含むＣＭＯＳ半導体装置の製造方法を提供する事により、上記課題を解決する。 （もっと読む）

【課題】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成プロセスを簡略化できるようにする。
【解決手段】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置であり、前記プレーナ型トランジスタ、前記３次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第１のメタル材料（Ａ）、上側が第２のメタル材料（Ｂ）からなるゲート電極を有し、前記３次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第１のメタル材料（Ａ）と同一の材料が、該埋め込みゲート電極の上側のほうに前記第２のメタル材料（Ｂ）と同一の材料がそれぞれ使用されている。 （もっと読む）

【課題】半導体装置のトランジスタのシリコンピラー上部に活性領域を設ける際に、エピタキシャル成長により前記シリコンピラー上部に形成されるシリコン膜の高さが、前記トランジスタ毎にばらつくことを防ぎ、前記シリコン膜への導電型ドーパントの注入深さを均一にする半導体装置の製造方法を提供する。
【解決手段】基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有する。 （もっと読む）

【課題】横型ＤＭＯＳの素子面積の増大を抑制し高耐圧化をはかる。
【解決手段】第１の半導体素子100Ａは、第１半導体層１２Ａと、第２半導体層１４Ａと、第２半導体層に隣接する第３半導体層１６Ａと、第１絶縁層２０Ａと、第２半導体層の表面に選択的に設けられた第１ベース領域３０Ａと、第１ベース領域の表面に選択的に設けられた第１ソース領域３２Ａと、第１絶縁層の内部に設けられた第１ゲート電極４０Ａと、第１ベース領域の下に設けられ、第１半導体層の表面から第１ベース領域の側に延在する第１ドリフト層１８Ａと、第１ソース領域３２Ａに対向し、第１絶縁層２０Ａを挟んで第３半導体層１６Ａの表面に設けられた第１ドレイン領域３４Ａを有す。第１ドリフト層１８Ａの不純物元素の濃度は、第１半導体層１２Ａの不純物元素の濃度よりも低い。第１ドリフト層の不純物元素の濃度は、第２半導体層１４Ａの不純物元素の濃度よりも高い。 （もっと読む）

【課題】オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。 （もっと読む）

【課題】消費電力が小さく抑えられ、出力される電位の振幅が小さくなるのを防ぐことができる、単極性のトランジスタを用いた半導体装置。
【解決手段】第１電位を有する第１配線、第２電位を有する第２配線、及び第３電位を有する第３配線と、極性が同じである第１トランジスタ及び第２トランジスタと、第１トランジスタ及び第２トランジスタのゲートに第１電位を与えるか、第１トランジスタ及び第２トランジスタのゲートに第３電位を与えるかを選択し、なおかつ、第１トランジスタ及び第２トランジスタのドレイン端子に、１電位を与えるか否かを選択する複数の第３トランジスタと、を有し、第１トランジスタのソース端子は、第２配線に接続され、第２トランジスタのソース端子は、第３配線に接続されている半導体装置。 （もっと読む）

【課題】スイッチングノイズ発生を抑制できるノーマリオフ形の窒化物半導体装置の提供。
【解決手段】本発明の実施形態の窒化物半導体装置は、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層４と、Ａｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層５と、導電性基板２と、第１の電極６と、第２の電極８と、制御電極７と、を備える。第２の半導体層は第１の半導体層に直接接合する。第１の半導体層は、導電性基板に電気的に接続される。第１の電極及び第２の電極は、第２の半導体層の表面に電気的に接続される。制御電極は、第１の電極と第２の電極との間の第２の半導体層の前記表面上に設けられる。第１の電極は、Ｓｉ−ＭＯＳＦＥＴ１０２のドレイン電極８ａに電気的に接続される。制御電極は、前記ＭＯＳＦＥＴのソース電極６ａに電気的に接続される。導電性基板は、前記ＭＯＳＦＥＴのゲート電極７ａに電気的に接続される。 （もっと読む）

【課題】ＲＣＡＴの電流駆動能力を向上させることが可能な半導体装置を提供する。
【解決手段】半導体基板１１は、ゲート溝１３を有している。拡散層１２は、ゲート溝１３の上部に対応する半導体基板１１の表面領域に形成されている。ゲート絶縁膜１４は、ゲート溝の壁面に形成されている。ゲート電極１５は、ゲート溝１３の内部及びゲート溝１３の外部に形成されている。圧縮応力を有する膜１６は、ゲート溝１３の外部のゲート電極１５の全面に形成されている。 （もっと読む）

【課題】不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第１主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート３３を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第１不純物領域３７および第２不純物領域３８よりも深い所定の深さおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層２４を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。 （もっと読む）

【課題】高集積なＣＭＯＳ ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。 （もっと読む）

【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】半導体装置の開口率を向上することを課題の一とする。
【解決手段】同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、当該駆動回路部は、ソース電極及びドレイン電極が金属によって構成され且つチャネル層が酸化物半導体によって構成された駆動回路用チャネルエッチ型薄膜トランジスタと、金属によって構成された駆動回路用配線とを有し、当該表示部は、ソース電極層及びドレイン電極層が酸化物導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用ボトムコンタクト型薄膜トランジスタと、酸化物導電体によって構成された表示部用配線とを有する半導体装置である。多階調マスクを用いたフォトリソグラフィ工程を用いることで、作製工程を簡略化できる。 （もっと読む）

【課題】保護素子とガードリング領域との間のウィークスポットが破壊される危険性を軽減する。
【解決手段】半導体集積回路は、静電保護回路の保護素子Ｍｎ２を形成するために、第１導電型の半導体領域Ｐ−Ｗｅｌｌと第２導電型の第１不純物領域Ｎと第１導電型の第２不純物領域Ｐにより形成されたガードリングＧｒｄ＿Ｒｎｇを具備する。第１不純物領域Ｎは、長辺と短辺を有する長方形の平面構造として半導体領域の内部に形成される。ガードリングは、第１不純物領域Nの周辺を取り囲んで半導体領域の内部に形成される。第１不純物領域Nの長方形の平面構造の短辺には、ウィークスポットＷｋ＿ＳＰが形成される。長方形の長辺と対向するガードリングの第１部分では、複数の電気的コンタクトが形成される。長方形の短辺に形成されるウィークスポットと対向するガードリングの第２部分では、複数の電気的コンタクトの形成が省略される。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）