【課題】実施形態は、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層が１つの絶縁膜上に設けられた半導体基板およびその製造方法、その半導体基板を用いた半導体装置を提供する。
【解決手段】実施形態に係る半導体基板１０は、第１絶縁層５と、前記第１絶縁層の上に設けられた半導体層７とを有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層１３と、前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層１５と、を備える。 （もっと読む）

【課題】 基板表面にパターンニングされたポリシリコン層（ゲート配線や保護ダイオード）が閉ループ状の場合、特にウエハの周辺部分に配置されるチップでは、層間絶縁膜形成時にＳＯＧ膜のスピンコートでチップコーナー部分などにおいてＳＯＧ液の液だまりが生じ、層間絶縁膜の膜厚が不均一となり、厚膜化した箇所ではコンタクトホールの形成不良が発生する問題があった。
【解決手段】 ゲート配線と保護ダイオードが連続した閉ループ状とならないように、ゲート配線のコーナー部と、ゲート配線および保護ダイオードの隣接部分に開放部を設ける。 （もっと読む）

【課題】実施形態は、異なる種類の半導体素子のそれぞれに適合した半導体層が１つの絶縁膜上に設けられた半導体基板、その製造方法及び半導体装置を提供する。
【解決手段】実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた第１半導体層と、前記第１半導体層の上に選択的に設けられた第２絶縁層と、前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、を備える。さらに、前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層を備える。 （もっと読む）

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。 （もっと読む）

【課題】新たな構成のチョッパ型のコンパレータを提供する。
【解決手段】コンパレータは、インバータと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチとを有し、インバータの入力端子と出力端子とは、第１のスイッチを介して電気的に接続され、インバータの入力端子は、容量素子の一対の電極のうちの一方と電気的に接続され、容量素子の一対の電極のうちの他方は、第２のスイッチを介して参照電位が与えられ、入力された信号電位は第３のスイッチを介して容量素子の一対の電極のうちの他方に与えられ、インバータの出力端子から出力される電位を出力信号とし、第１のスイッチは、チャネルが酸化物半導体層に形成されるトランジスタを用いて構成される。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供する。
【解決手段】溝部および該溝部を挟んで形成された一対の低抵抗領域を有する半導体基板と、半導体基板上の第１のゲート絶縁膜と、第１のゲート絶縁膜を介し、溝部と重畳するゲート電極と、ゲート電極を覆って設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜上の、溝部を挟んで設けられた一対の電極と、一対の電極と接する半導体膜と、を有し、一対の低抵抗領域の一方と、一対の電極の一方が電気的に接続されている積層されたトランジスタを形成し、一方はｎ型半導体からなるトランジスタであり、他方はｐ型半導体からなるトランジスタにより形成させることによって、相補型ＭＯＳ回路を形成する。 （もっと読む）

【課題】印刷可能半導体素子を製造するとともに、印刷可能半導体素子を基板表面上に組み立てるための方法及びデバイス、及び伸張形態で良好な性能が得られる伸縮可能な半導体構造及び伸縮可能な電子デバイスを提供する。
【解決手段】予め歪みが加えられた拡張状態の弾性基板が与えられる。印刷可能な半導体構造の内面の少なくとも一部を、予め歪みが加えられた拡張状態の弾性基板の外面に対して結合される。半導体構造の内面を湾曲させることにより弾性基板を少なくとも部分的に緩和状態へと弛緩させる。湾曲した内面を有する半導体構造が弾性基板から他の基板、好ましくはフレキシブル基板へと転写される。 （もっと読む）

【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。 （もっと読む）

【課題】同じ拡散層に形成されて対照的な動作を行うトランジスタは、拡散層に対して対照的に配置されるのが一般的である。この固定観念を捨てることで、半導体集積回路装置の設計に係る制約の一部を回避し、サイズダウンおよび製造コストの節約を可能とするレイアウトを用いた半導体集積回路装置を提供する。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。 （もっと読む）

【課題】所望のトランジスタ特性を確保しつつＦＥＴの高密度配置を可能とする半導体集積回路及びその製造方法を提供する。
【解決手段】半導体集積回路１は、ゲート電極構造２１を有する電界効果トランジスタと、ゲート電極構造２２を有する電界効果トランジスタと、ゲート電極構造３１を有する電界効果トランジスタとを含む。ゲート電極構造３１は、ゲート電極構造２１，２２間の領域で半導体基板１０上にゲート絶縁膜１４を介して形成されている。ゲート電極構造２１，２２の互いに対向する対向端部２１ｅ，２２ｅのうちの一方の端部２１ｅは、中間絶縁膜２４によって被覆されている。ゲート電極構造３１は、中間絶縁膜２４上に延在して端部２１ｅとオーバラップしている。 （もっと読む）

【課題】 ＭＯＳＦＥＴの素子領域の外側の周辺領域において、ドレイン‐ソース間にｐｎ接合ダイオードを形成し、逆起電力による電流の経路を確保してアバランシェ破壊を防止している。しかし、チップサイズの小型化や素子領域の面積の拡大を目的として周辺領域の面積を縮小した場合、ｐｎ接合ダイオードの配置領域が縮小し、電流経路が少なくなるためアバランシェ破壊に弱くなる問題があった。
【解決手段】 ゲート引き出し配線８で区画される周辺ゲート領域２５において、ｐ＋型不純物領域２４とソース電極１７を接続する第２コンタクト部１０の単位面積当たりの合計面積を、素子領域２０のソース領域１５とソース電極１７とを接続する第１コンタクト部９の単位面積当たりの合計面積より大きくする。周辺領域の面積を縮小した場合であっても逆起電力による電流の経路を確保できアバランシェ耐量の劣化を防げる。 （もっと読む）

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】多層配線を形成する際における配線の加工に要する工程を簡便にすることを課題
とする。また、開口径の比較的大きいコンタクトホールに液滴吐出技術やナノインプリン
ト技術を用いた場合、開口の形状に沿った配線となり、開口の部分は他の箇所より凹む形
状となりやすかった。
【解決手段】高強度、且つ、繰り返し周波数の高いパルスのレーザ光を透光性を有する絶
縁膜に照射して貫通した開口を形成する。大きな接触面積を有する１つの開口を形成する
のではなく、微小な接触面積を有する開口を複数設け、部分的な凹みを低減して配線の太
さを均一にし、且つ、接触抵抗も確保する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）

【課題】クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。
周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】入力電源電圧の動作保証範囲が大きいとしても当該電圧変動の影響を抑制して正常に過電流保護を図るようにした過電流保護回路を提供する。
【解決手段】支持基板１０が第１半導体層１１および第２半導体層１２を絶縁層１３で挟んで構成されている。第１半導体層１１上には絶縁膜１４を介してフィールドプレート抵抗膜２０が形成されている。可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 （もっと読む）

【課題】高電子移動度トランジスタの耐圧を高くする。
【解決手段】第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有し、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４のゲートＧ１に接続され、第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４のソースＳ１に接続されている。 （もっと読む）