【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】動作の高速化を図り得る不揮発性メモリセルおよびその製造方法を提供すること。
【解決手段】半導体基板１１と、半導体基板１１の表面上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３両側の半導体基板の表面層にそれぞれ形成された一対の不純物拡散層１４、１５と、一対の不純物拡散層１４、１５の間の半導体基板の表面層に配置されたチャネル領域１６と、少なくとも一方の不純物拡散層１５の表面からゲート電極１３の側壁に沿って形成された電荷蓄積層１７と、電荷蓄積層１７に積層された電荷蓄積層用電極１８とを備えることを特徴とする不揮発性メモリセル。 （もっと読む）

【課題】メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供する。
【解決手段】半導体記憶装置５０は、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜、電荷蓄積膜、電流遮断膜から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極７が埋設される。半導体基板層１ｂにはソース層８とドレイン層９が垂直方向に複数設けられ、チャネルが垂直方向に設けられるメモリトランジスタが積層形成される。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリのデータ読み出し速度を向上させること。
【解決手段】本発明に係る不揮発性半導体メモリは、半導体基板１００中のチャネル領域上に第１ゲート絶縁膜１１０を介して形成された第１ゲート電極ＷＧと、チャネル領域上に第２ゲート絶縁膜１２０を介して形成された第２ゲート電極ＣＧと、第１ゲート電極ＷＧの上面に形成された第１シリサイド膜１５１と、第２ゲート電極ＣＧの上面に形成された第２シリサイド膜１５２と、を備える。第１ゲート電極ＷＧと第２ゲート電極ＣＧは共にサイドウォール形状を有する。第１ゲート電極ＷＧと第２ゲート電極ＣＧは、チャネル領域上で絶縁膜を挟んで並んで配置されており、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜１２０のいずれか一方は、電荷をトラップする電荷トラップ膜である。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】保持特性に優れた不揮発性半導体メモリ装置の消去方法を提供することである。
【解決手段】ソース・ドレイン領域２、３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層７と、第1の絶縁層７上の第１の領域１０に形成された第１のゲート電極５と、第１の絶縁層７上の第２の領域１１、１２に形成された電荷蓄積層８と、電荷蓄積層８上に形成された第２の絶縁層９と、第２の絶縁層９上に形成された第２のゲート電極４、６と、を有する不揮発性半導体メモリ装置の消去方法は次のステップを有する。ソース・ドレイン領域から電荷蓄積層にホットホールを注入するステップ。電荷蓄積層の第１のゲート電極側の領域にチャネルホットエレクトロンを注入するステップ。 （もっと読む）

【課題】ウエハの設置状態にかかわらず、ドレイン領域およびソース領域をゲート電極に対して対称に形成することにより、単一セルにおける電流の対称性を確保する。
【解決手段】
半導体基板上にゲート酸化膜を形成する。ゲート酸化膜上にゲート電極を形成する。半導体基板の表面のゲート電極を挟む位置にドレイン領域およびソース領域を形成する。ドレイン領域およびソース領域を形成する工程は、半導体基板をイオン注入装置の搭載ステージ上に載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第１のイオン注入工程と、搭載ステージの載置面内において、半導体基板を搭載ステージに対して１８０°回転させた向きに搭載ステージ上に再載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第２のイオン注入工程と、を含む。 （もっと読む）

【課題】複数のＯＴＰを備え、アクセス速度を改善した擬似ＭＴＰの機能を有する不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリ装置１００ｓは、記憶領域１３２ｓと、セレクトデコーダ１３１ｓと、セレクトアドレス処理部１２ｓとを備え、記憶領域１３２ｓがｎビット幅（ｎ＞１）の記憶素子をｍ＋１個有し、セレクトデコーダ１３１ｓが記憶領域１３２ｓのうちいずれか１つの記憶素子に記憶されるセレクトアドレスに応じて、他のｍ個の記憶素子のいずれか１つを選択し、セレクトアドレス処理部１２ｓが、記憶領域１３２ｓにデータを書き込むとき、セレクトアドレスを更新して、更新したセレクトアドレスをセレクトデコーダ１３１ｓに出力する。 （もっと読む）

【課題】メモリ装置を製造するための方法。
【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。 （もっと読む）

【課題】第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる半導体装置、及びその製造方法を得る。
【解決手段】半導体不揮発性メモリ１０は、第１ゲート電極２２と一対の第１不純物拡散領域２４と一対の第１サイドウォール部２６とを有し構成された第１ＭＯＳ型電界効果トランジスタ１８と、第２ゲート電極４２と一対の第２不純物拡散領域４４と一対の第２サイドウォール部４６とを有し構成された第２ＭＯＳ型電界効果トランジスタ２０とを備える。第２サイドウォール部４６の第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａの上表面１２Ａの上表面１２Ａ上においてシリコン酸化膜６２の分だけ第１サイドウォール部２６のシリコン熱酸化膜３４よりも厚肉とされ、該シリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆う部分を有しない。 （もっと読む）

【課題】モリセルトランジスタ素子以外の周辺回路の特性を低減させることなく、書込み特性の劣化を抑制した半導体記憶装置を提供すること。
【解決手段】ホットエレクトロン注入による書込み方式の半導体記憶装置１０１において、例えば、Ｐ＋半導体基板１０と、Ｐ＋半導体基板１０上に形成されるＰ−エピ層（半導体層）であって、Ｐ＋半導体基板１０よりも高い抵抗を持つＰ−エピ層１１（半導体層）と、Ｐ−エピ層１１に形成されたメモリセルトランジスタ素子２０と、メモリセルトランジスタ素子２０の下方のＰ−エピ層１１内に、底部がＰ＋半導体基板１０に到達する深さで形成されたＰ＋不純物拡散領域１２であって、Ｐ−エピ層１１よりも低い抵抗を持つＰ＋不純物拡散領域１２と、を備える半導体記憶装置である。 （もっと読む）

【課題】微細化に適した構造を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１の内面１１ｂのうちの底面１１ｃに沿って半導体基板１１の中に形成された第２導電型の第１不純物拡散層１２と、側面１１ｄに沿って半導体基板１１の主面１１ａに形成された第２導電型の第２不純物拡散層１３と、内面１１ｂに形成された第１絶縁膜１４を介して側面１１ｄに形成され、底面１１ｃから主面１１ａに至る第１ゲート電極１５と、第２絶縁膜１６を介して第１ゲート電極１５上に形成され、底面１１ｃから主面１１ａに至る第２ゲート電極１７と、を有するメモリトランジスタ１８を具備し、側面１１ｄのうちの第１不純物拡散層１２側の第１側面１１ｄ１と第２不純物拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つ側面１１ｄに沿って形成されるメチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。 （もっと読む）

【課題】３次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流の低下を抑制する。
【解決手段】１つのメモリストリングスＭＳ_ｍｎは、４本の柱状部ＣＬ_ｍｎと、この柱状部ＣＬ_ｍｎの下端を連結する連結部ＪＰ_ｍｎを有する。４つの柱状部ＣＬ_ｍｎのそれぞれに、４個のメモリトランジスタＭＴｒが直列接続される。連結部ＪＰ_ｍｎには、４つのバックゲートトランジスタＢＧＴ１_ｍｎ、ＢＧＴｒ２_ｍｎ、ＢＧＴｒ１_ｍｎ’、ＢＧＴｒ２_ｍｎ’が形成されている。連結部ＪＰ_ｍｎの下部には、バックゲート導電層２４が形成されている。バックゲート導電層２４は、連結部ＪＰ_ｍｎが埋め込まれた導電層２２に、トレンチ絶縁膜２３により互いに絶縁分離されるように複数形成される。 （もっと読む）

【課題】製造工程においてメモリセル領域へのＵＶ光の入射が抑えられ、メモリセル特性の局所的なバラツキが抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のビット線４、複数のビット線４と交差する複数のワード線６２、及び半導体基板と各ワード線６２との間に挟まれ、隣接する二本のビット線４の間の領域に形成され、電荷保持機能を有する第１の絶縁膜５が配置されたメモリセル領域８０、９０と、複数のビット線４にそれぞれ接続されるコンタクト３０が配置されたビット線コンタクト領域６３と、少なくともビット線コンタクト領域６３内の半導体基板の一部を覆う第１のＵＶ遮光膜２５と、層間絶縁膜２０と、層間絶縁膜２０上に形成され、メモリセル領域８０、９０を覆う第２のＵＶ遮光膜２１とを備えている。第１のＵＶ遮光膜２５は、製造工程で発生するＵＶ光を効果的に遮る。 （もっと読む）

【課題】電気的に書き込み可能かつ消去可能な不揮発性メモリを有する集積回路デバイスの製造方法およびデータとコードの保存方法を提供する。
【解決手段】第１の動作アルゴリズムに従って第１のデータ用途のためのデータを保存する第１のメモリアレイと、第２の動作アルゴリズムに従って第２のデータ用途のためのデータを保存する前記半導体基板上の第２のメモリアレイと、を備え、前記第１のメモリアレイと前記第２のメモリアレイにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を備えた互いに略同一構造を有する複数のフラッシュメモリセルを含み、前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することを含むことを特徴とする集積回路デバイス。 （もっと読む）

【課題】素子分離領域形成時に周辺回路領域のゲート絶縁膜へのダメージを防ぐことが可能な半導体記憶装置及びその製造方法を提供すること。
【解決手段】メモリセル及び周辺トランジスタが配置される第１、第２領域にゲート絶縁膜及び導電層を順次形成し、前記第２領域に第１トレンチを形成し、前記第１トレンチに露出する前記第１導電層、前記ゲート絶縁膜の側面、前記第１トレンチの側面及び底面に沿って第１シリコン酸化膜を堆積し、前記第１領域に第２トレンチを形成すると共に、前記第１トレンチ側面の前記第１シリコン酸化膜を残存させつつ、前記第１トレンチの底面を第２トレンチよりも深く形成し、第２シリコン酸化膜の堆積と該第２シリコン酸化膜の一部の除去とを繰り返して第１、第２トレンチ内に第２シリコン酸化膜を埋め込み、前記第１、第２領域に第１、第２素子分離領域を形成する。 （もっと読む）

【課題】チップサイズの更なる縮小化に寄与する不揮発性メモリ装置を提供すること。
【解決手段】本発明に係る不揮発性メモリ装置は、半導体基板と；前記半導体基板上に形成された柱状のゲート電極と；前記半導体基板の表面付近に形成されたソース／ドレイン拡散層と；前記ゲート電極の側面に形成された電荷蓄積用の窒化膜と；前記半導体基板に形成された素子分離領域とを備える。そして、前記素子分離領域の平面形状を略菱形とすることを特徴としている。 （もっと読む）

【課題】完全なフルブロックよりも小さい１つもしくはそれ以上のページを消去することができる不揮発性メモリを提供する。
【解決手段】選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用される。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）