【課題】消去時に拡散領域の電位を比較的低くすることが可能な不揮発性半導体記憶装置の消去方法を提供することである。
【解決手段】本発明に用いられる不揮発性半導体記憶装置は、第１の拡散領域２および第２の拡散領域３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層４と、第１の絶縁層４上に形成された電荷蓄積層５と、電荷蓄積層５上に形成された第２の絶縁層６と、第２の絶縁層６上に形成されたゲート電極７と、を有する。不揮発性半導体記憶装置の消去時は、半導体基板１をフローティングの状態とし、第１の拡散領域２または第２の拡散領域３に第１の極性を持つ電圧を印加し、ゲート電極７に第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】不揮発性半導体記憶装置を安定に動作させるための動作方式を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、ホットホール注入を行う場合、時間変化しない交点を用いて、ホットホール注入動作のベリファイを行う。これにより、経時変化を考えずに消去状態の検証をすることができる。
また、複数回のパルス電圧または多段ステップ電圧をゲート部に印加することにより書き込みまたは書き込み／消去を行う。 （もっと読む）

【課題】スプリットゲート型メモリセルを有する半導体装置の信頼性を向上させる。主要な目的の１つは、制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層との接触による短絡不良を防止する技術を提供することにある。他の主要な目的は、メモリゲート電極と制御ゲート電極との間の絶縁耐性を保持する技術を提供することにある。
【解決手段】制御ゲート電極８の一方の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間には、酸化シリコン膜や窒化シリコン膜などからなる側壁絶縁膜１１が形成されており、メモリゲート電極１０は、この側壁絶縁膜１１と積層ゲート絶縁膜９とによって制御ゲート電極８と電気的に分離されている。 （もっと読む）

【課題】不揮発性メモリを形成した半導体チップを充分に縮小化することができる技術を提供する。また、不揮発性メモリの信頼性を確保することができる技術を提供する。
【解決手段】本発明のメモリセルでは、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧが形成されている。このブーストゲート電極ＢＧは、メモリゲート電極ＭＧとの間の容量カップリングにより、メモリゲート電極ＭＧに印加される電圧を昇圧する機能を有している。つまり、メモリセルの書き込み動作や消去動作の際、メモリゲート電極ＭＧに高電圧が印加されるが、本発明では、メモリゲート電極ＭＧに高電圧を印加するために、ブーストゲート電極ＢＧを使用した容量カップリングを補助的に使用する。 （もっと読む）

【課題】書き込み禁止メモリセルへの誤書き込みである書き込みディスターブを抑止して大幅な追加書き込み回数の増加を可能にする不揮発性半導体記憶装置の書き込み方法の提供。
【解決手段】Ｎウェルの中にＰウェルを形成し、前記Ｐウェルの表面上に、複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置の書き込み方法であって、前記メモリセルに対する書き込み期間（ｔ０→ｔ４の期間）におけるプログラム電圧の印加による書き込み動作（ｔ３→ｔ４の期間）の前の期間に前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を印加するとともに、前記Ｐウェルに第１の電圧よりも高い第２の電圧ＣＰＷを印加し、さらに前記書き込み期間において前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェル及び前記Ｎウェル間に逆バイアス電圧ＣＮＷを印加する。 （もっと読む）

【課題】いわゆるＭＮＯＳ構造において、ゲート絶縁膜を介した漏れ電流の発生を大幅に抑制させた半導体メモリ装置の提供。
【解決手段】ゲート絶縁膜は、半導体層側に半導体酸化膜、ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、
横軸にゲート電圧をとり縦軸にドレイン電流をとったヒステリシス特性が、ゲート電圧を負側から正側への掃引によって得られる特性を第１特性とし、ゲート電圧を正側から負側への掃引によって得られる特性を第２特性とした場合、前記第１特性は、前記第２特性に対して、ゲート電圧が大きくなる側に位置づけられる特性となっている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭ１を有する半導体装置であって、不揮発性メモリＮＶＭ１は、シリコン基板１上に順に形成されたメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を有する。メモリゲート絶縁膜ＭＩ１は、酸化シリコンを主体とする下部バリア膜ＢＢ１、窒化シリコンを主体とする電荷保持膜ＣＳ１、および、酸窒化シリコンを主体とする上部バリア膜ＴＢ１の、３層の積層絶縁膜からなる。特に、上部バリア膜ＴＢ１において、酸窒化シリコンのうちの酸化シリコンの割合は０．４６より大きく、かつ、０．９２以下である。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１においては、シリコン基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体ＭＬが設けられており、積層体ＭＬ内には積層方向に延びる貫通ホール２１が形成されており、各電極膜は複数の制御ゲート電極ＣＧに分断されており、貫通ホール２１の内部にはシリコンピラー３１が埋設されている。また、装置１には、制御ゲート電極ＣＧに対して電位を供給する駆動回路４１が設けられている。そして、貫通ホール２１の径は積層方向における位置によって異なっており、駆動回路４１は、貫通している貫通ホール２１の径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＩＳＦＥＴと高耐圧を必要とするＭＩＳＦＥＴを有する半導体装置において、各素子を、それぞれの素子特性の向上を図りつつ簡素化した工程で製造する。
【解決手段】低耐圧ＭＩＳＦＥＴのゲート電極４およびＭＯＮＯＳメモリのメモリゲート電極８のそれぞれの側壁にサイドウォールＡ、Ｂを形成する際、専用のマスクを用いず、低温下で堆積することのできる酸化膜をフォトレジスト膜が形成されたシリコン基板１上に形成し、ゲート電極４およびメモリゲート電極８のそれぞれの側壁に幅の違うサイドウォールＡ、Ｂを形成する。 （もっと読む）

【課題】 トラップが豊富に存在し、不揮発性半導体メモリ装置の電荷蓄積層として有用な窒化珪素膜をプラズマＣＶＤ法により成膜する方法を提供する。
【解決手段】 複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入してプラズマを生成して成膜を行うプラズマＣＶＤ装置においてシリコン原子と塩素原子からなる化合物のガスと窒素ガスを含む処理ガスを用い、処理容器内の圧力を０．１Ｐａ以上８Ｐａ以下の範囲内に設定してプラズマＣＶＤを行うことにより、多くのトラップを含む窒化珪素膜を成膜する。 （もっと読む）

【課題】書き込み速度の遅れや書き込み不良等を招くことなく、更なる微細化を実現し得る不揮発性半導体記憶装置及びその書き込み方法を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタとを有する複数のメモリセルと、選択トランジスタのドレインに接続されたビット線と、メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、選択トランジスタのセレクトゲートに接続された第２のワード線と、メモリセルトランジスタのソースに接続されたソース線とを有し、第１の電圧Ｖ_{ｓｔｅｐ（１）}を第１のワード線に印加しながら、ソース線に第２の電圧Ｖ_{ｐｕｌｓｅ（１）}をパルス状に印加する第１のステップと、第１の電圧より高い第３の電圧Ｖ_{ｓｔｅｐ（２）}を第１のワード線に印加しながら、ソース線に第２の電圧より低い第４の電圧Ｖ_{ｐｕｌｓｅ（２）}をパルス状に印加する第２のステップとを少なくとも実行することにより、メモリセルに情報を書き込む。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】メモリセルの閾値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、半導体基板表面のウェル上に第１の絶縁膜を介して形成され周囲から絶縁された電荷保持層と、前記電荷保持層との間に第２の絶縁膜を介して設けられた制御ゲートと、を有し、且つ前記電荷保持層に保持された電荷量に応じた閾値電圧に対応して情報が記憶されるメモリセルトランジスタと、前記制御ゲートに印加する電圧、および前記ウェルに印加する電圧を制御することにより、前記メモリセルトランジスタの動作を制御する制御回路と、を備える。 （もっと読む）

【課題】ワードゲートとコントロールゲートの間の高低差を大きくすることなく、シリサイドショートを防止することが可能な不揮発性半導体記憶装置、及びその製造方法を提供すること。
【解決手段】本発明にかかる不揮発性半導体記憶装置は、半導体基板１上にゲート絶縁膜２を介して形成され、一定の幅を有する部分が上に突出した突出部３ｂが設けられているワードゲート３と、ワードゲート３の側壁面にＯＮＯ膜４を介して設けられたコントロールゲート５と、コントロールゲート５の側壁面と、ワードゲート３の突出部３ｂの側壁面とに形成された絶縁性のサイドウォール７と、ワードゲート３の突出部３ｂの上面と、コントロールゲート５の表面の一部とに形成されたシリサイド層９と、を備え、突出部３ｂの幅は、突出部３ｂよりも下側の部分のワードゲート３の幅よりも狭いものである。 （もっと読む）

【課題】階層が異なる電極層間での特性ばらつきを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、絶縁層１５と電極層ＷＬとを交互に複数積層する工程と、絶縁層１５と電極層ＷＬとの積層体を貫通するメモリホール１８を形成する工程と、メモリホール１８の内壁に導電膜３１を形成する工程と、導電膜３１に対して異方性エッチングを行い、メモリホール１８の側壁に導電膜３１を選択的に残す工程と、熱処理を行い、導電膜３１を絶縁物に変質させる工程と、電極層ＷＬを覆う絶縁物を除去し、メモリホール１８内に電極層ＷＬを露出させる工程と、を備えた。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】ドレイン領域等の不純物拡散領域からフローティングゲートに電荷が注入されてしまうことを防止でき、Ｓ／Ｎを向上できる固体撮像素子及び撮像装置を提供する。
【解決手段】半導体基板に配列された複数の画素部が配列され、画素部が、半導体基板に形成された光電変換部と半導体基板の上方に設けられた電荷蓄積領域と、電荷蓄積領域に電荷を蓄積させて、該電荷に応じた信号を読み出すトランジスタ構造とを備え、トランジスタ構造がソース領域及びドレイン領域を含み、ソース領域及びドレイン領域と光電変換部との間の半導体基板に、ソース領域及びドレイン領域と光電変換部との間で移動する電荷に対して電位勾配のポテンシャル障壁となる障壁層を備える。 （もっと読む）

【課題】マルチドットフラッシュメモリの書き込み／消去の低消費電力化を図る。
【解決手段】本発明の例に係わるマルチドットフラッシュメモリは、書き込み／消去の対象となる選択されたフローティングゲートの左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1), V2(2), V2(3),…を、V2(1)>V2(2)>V2(3)>…とし、選択されたフローティングゲートの右側に存在するビット線ＢＬ１４，ＢＬ１５，ＢＬ１６，…の電位V1(1), V1(2), V1(3),…を、V1(1)<V1(2)<V1(3)<…とする。但し、V2(1)は、プラス電位、V1(1)は、マイナス電位である。また、ビット線の電位は、選択されたフローティングゲートから離れるに従い、０Ｖに収束する。 （もっと読む）