【課題】集積度が高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、それぞれ複数の絶縁膜１５及び電極膜１４が交互に積層された積層体ＭＬを設け、積層体ＭＬ内に、絶縁膜１５及び電極膜１４の積層方向に延びるシリコンピラー３１を設け、電極膜１４とシリコンピラー３１との間に電荷蓄積層２６を設ける。シリコンピラー３１には、シリコンピラー３１の全長にわたって設けられ、不純物を含有したシリコンからなる外周部分４１と、シリコンピラー３１の全長にわたって設けられ、不純物及び酸素を含有したシリコンからなる中心部分４２とを設ける。そして、中心部分４２の酸素濃度を外周部分４１の酸素濃度よりも高くし、中心部分４２の組成をＳｉＯ_ｘ（０＜ｘ＜２）とする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位変換回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】 低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】 行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 （もっと読む）

【課題】選択トランジスタの閾値電圧を所定の値とし、且つ選択トランジスタのチャネル領域の不純物がメモリセルトランジスタに与える影響を低減する。
【解決手段】メモリセルトランジスタＭＣ０〜ＭＣ１５、選択トランジスタＳＴ１，ＳＴ２を備える半導体記憶装置であって、前記選択トランジスタと前記メモリセルトランジスタの間には、記憶素子として用いられないダミーセルトランジスタＤＣ０，ＤＣ１が設けられる。前記選択トランジスタのゲート電極１３は第１の導電層と第２の導電層を有し、前記第１及び第２の導電層は接続部１６により電気的に接続される。前記選択トランジスタのチャネル領域の不純物濃度は、前記メモリセルトランジスタのチャネル領域の不純物濃度よりも高い。 （もっと読む）

【課題】過消去ビットの発生を抑制してエンデュランス特性等を向上させることができる不揮発性記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。消去制御回路ＥＲＣＮは、消去対象メモリーセルが多い場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４がフローティング状態に設定される第１の消去動作制御を行う。消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 （もっと読む）

【課題】高効率的に書き込みを行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】直列接続された複数のメモリセルトランジスタＭＴと、メモリセルトランジスタの一端とソース線との間に接続された選択ゲートトランジスタＳＴ２と、メモリセルトランジスタの他端とビット線との間に接続された選択ゲートトランジスタＳＴ１と、ソース線に第１の電圧を印加し、ビット線に第１の電圧よりも高く且つ第１の電圧との差がトンネル絶縁膜のバリアハイトに対応する電圧よりも小さい第２の電圧を印加し、書き込み対象のメモリセルトランジスタＭＴとソース線との間に位置し、且つ書き込み対象のメモリセルトランジスタに隣接する隣接メモリセルトランジスタＭＴの導通状態を、他のメモリセルトランジスタＭＴの導通状態よりも弱くすることで書き込み対象のメモリセルトランジスタに書き込みを行う制御回路と、を具備する。 （もっと読む）

【課題】製造コストの増加を抑止して不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在できる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、複数のメモリーセルＭＥ１、ＭＥ２、ＭＲ１、ＭＲ２と、複数のワード線ＷＬ１、ＷＬ２と、複数のビット線ＢＬ１、ＢＬ２と、複数のソース線ＳＬ１、ＳＬ２とを含む。複数のメモリーセルのうちの第１のグループのメモリーセルは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭＥ１、ＭＥ２である。複数のメモリーセルのうちの第２のグループのメモリーセルは、マスクによりデータが設定されるマスクＲＯＭメモリーセルＭＲ１、ＭＲ２である。マスクＲＯＭメモリーセルＭＲ１、ＭＲ２は、ソースと対応するソース線ＳＬ２とを電気的に接続するためのコンタクトＣＮ１、ＣＮ２の有無によってデータが設定される。 （もっと読む）

【課題】不揮発性半導体メモリの保持特性の悪化を抑制しつつ、消去動作に要する時間を短縮する。
【解決手段】（ａ）メモリセルアレイのデータ消去対象領域に消去パルスを印加するステップと、（ｂ）データ消去対象領域に配置されたメモリセルの閾値電圧が消去レベルに達したか否かを判定するステップと、（ｃ）ベリファイ結果に基づいて、新たな消去パルスを印加するか、待機状態に移行するかを決定するステップとを具備する方法で、不揮発性半導体メモリの消去動作を実行する。（ｂ）ステップは、消去パルスの印加が行われた印加期間が経過した後、待機状態に移行する前に閾値電圧が消去レベルに達したか否かを判定する。（ｃ）ステップは、閾値電圧が消去レベルに達していないとき、データ消去対象領域に新たな消去パルスを印加するステップと、閾値電圧が消去レベルに達しているとき、新たな消去パルスの印加を禁止するステップとを含む。 （もっと読む）

電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に対する様々な実施例が与えられる。一実施例では、半導体デバイスは、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層を含む。ソース層は電気的浸透性及びパーフォレーションを有する。半導体チャネル層はソース層及びメモリ層と接触する。ソース層及び半導体チャネル層は、ゲート電圧チューナブル電荷注入バリアを形成する。
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【課題】不揮発性半導体記憶装置について、製造工程中のゲート絶縁膜及び容量絶縁膜の特性劣化を抑制する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板２上のＭＩＳＦＥＴ１６と、第２導電型の第１ウェル３のＭＩＳキャパシタ１７とを含む。ＭＩＳＦＥＴ１６は、半導体基板２上のゲート絶縁膜４、その上のゲート電極６ａ、ゲート電極６ａの両側のソース・ドレイン不純物層７及び８を含む。ＭＩＳキャパシタ１７は、第１電極としての第１ウェル３上の容量絶縁膜５、その上の第２電極６ｂ、第１導電型の第１不純物層１１ａ及び１１ｂを含む。ゲート電極６ａと第２電極６ｂとが電気的に接続されてフローティングゲート６を構成する。ゲート絶縁膜４と容量絶縁膜５とは材料及び膜厚が同一である。ゲート電極６ａと第２電極６ｂとは同一の導電膜からなる。半導体基板２と第１ウェル３との境界を跨ぐ第２不純物層１４が形成されている。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】シリアル・インターフェース方式のメモリ装置において、回路規模の増加を抑えつつ、データの読み出しを高速化する。
【解決手段】ＥＥＰＲＯＭ１００は、データを格納するメモリセルアレイ１０と、クロックに同期してシリアル入力されるアドレス信号に応じて、メモリセルアレイ１０のアドレスを選択するロウアドレスデコーダ１１及びカラムアドレスデコーダ１２と、データの各ビットに対応して１個ずつ設けられたセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１と、これらのセンスアンプから読み出されたデータをクロックに同期して先頭ビットから順にシリアル出力するシフトレジスタ１５とを備える。カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 （もっと読む）

【課題】半導体装置の性能を向上させ、製造歩留りを向上させる。
【解決手段】メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域２０を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。 （もっと読む）

【課題】書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルＭＣを含む第１セルアレイ３２が形成された第１導電型の第１のウェル領域と、複数のメモリセルＭＣを含む第２セルアレイ３２が形成された第１導電型の第２のウェル領域と、第１、第２のウェル領域を含む第２導電型の第３のウェル領域とを備える。さらに、第１セルアレイ３２が含むメモリセルと第２セルアレイ３２が含むメモリセルとに共通に接続されたビット線ＢＬと、ビット線ＢＬに接続されたカラムデコーダ１３とを備える。 （もっと読む）

【課題】 従来のＭＯＮＯＳは、ＳｉＮに電荷を蓄積する構成であるが、電荷蓄積量が不十分であり閾値電圧変化幅を大きく取れず、またＨｆＯ_２，ＺｒＯ_２，ＴｉＯ_２中へＬａ系元素を導入した技術ではドーパント導入による電荷の高密度化は実現が困難である。
【解決手段】 窒化シリコン膜よりも十分に誘電率の高いＺｒ酸化物、Ｈｆ酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、価数が２つ上（ＶＩ価）以上の高価数物質を適量添加する構成の電荷蓄積層を有する不揮発性半導体メモリである。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）

【課題】低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供する。
【解決手段】ワード線２１８、第１のビット線２０４、および第２のビット線２０６を備えた不揮発性メモリセル２００を動作させる方法は、メモリセル２００をプログラミングする工程を有し、そのプログラミングする工程が、高い正電圧のバイアスを第１のビット線に印加し、接地バイアスを第２のビット線に印加し、高い負電圧のバイアスをワード線に印加することを備え、正帯電ホールが誘電体層２１２を介してトラッピング層２１４に突き抜けるようにする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体ＯＳを用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ１６２、書き込み用トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルを有する半導体装置において、メモリセルへの情報の書き込みは、書き込み用トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードＦＧに電位を供給し、ノードＦＧに所定量の電荷を保持させることで行う。書き込みを１×１０^９回行う前後において、メモリセルのメモリウィンドウ幅の変化量は２％以内である。 （もっと読む）

【課題】メモリセルアレイ端部の耐圧を向上させる。
【解決手段】不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。第１の領域には、第１の幅を有する複数の第１のアクティブ領域ＡＡ１が設けられ、第２及び第３の領域にはそれぞれ、第１の幅より広い第２の幅を有する複数の第２及び第３のアクティブ領域ＡＡ３，ＡＡ５が設けられる。第２の領域の素子分離層２３Ｂの上面は、第１の領域の素子分離層２３Ａの上面より高く、第２の領域の電荷蓄積層３２Ｂは、上部の角の曲率半径が、第３の領域の電荷蓄積層４３よりも大きい。 （もっと読む）

【課題】不揮発性半導体記憶装置におけるデータの書込み消去の繰り返し動作によるデータリテンション特性を改善する。
【解決手段】本発明は、電荷蓄積膜と、電荷蓄積膜の一方の面に隣接して設けられた内側絶縁膜と、電荷蓄積膜の他方の面に隣接して設けられた外側絶縁膜と、内側絶縁膜に隣接して設けられた半導体ピラーと、外側絶縁膜に隣接して設けられた複数の電極膜ＷＬと、を有し、制御部ＣＴＵによって消去動作を行う際、電極膜ＷＬから消去対象となる記憶領域へ与える基準電位Ｖ００を、互いに一方向に隣接する電極膜ＷＬについて異なるタイミングで各々印加する制御を行う。 （もっと読む）