【課題】 スプリットゲート型のフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】 フローティングゲート及びコントロールゲートを形成する前に半導体基板上にマスクパターンを形成した後、マスクパターンの側壁によって自己整列されるようにフローティングゲート及びコントロールゲートを順次形成するスプリットゲート型のフラッシュメモリ素子。メモリセルを構成するフローティングゲートは、基板の主面に平行な第１面と、基板の主面に垂直である第２面と、第１面と第２面との間に延びているカーブ面を有する。コントロールゲートは、フローティングゲートの第１面の延長線とフローティングゲートの第２面の延長線との間で９０゜より小さな角度範囲に限定される領域内で、前記フローティングゲートのカーブ面上に形成されている。 （もっと読む）

製造中に、プロセスに関連する帯電からフラッシュメモリのワード線（ＷＬ）およびメモリセル（１０１）を保護するための方法と構造とが与えられる。ドープされたポリシリコンのワード線（１１０ａ）の端部にドープされていないポリシリコン（１１０ｂ）が形成され、抵抗（１１０ｂ）が生成される。これを通じて、プロセスにより生じる電荷が、基板（１０２）に結合された、ドープされたポリシリコン放電構造（１１０ｃ）へ放電される。ワード線抵抗（１１０ｂ）、および、放電構造（１１０ｃ）は、単一のパターニングされたポリシリコン構造として形成される。ワード線（１１０ａ）および放電部分（１１０ｃ）は導電性になるように選択的にドープされ、また、抵抗部分（１１０ｂ）は、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。
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【課題】１セルに対して複数のビットが記憶可能な高性能のフラッシュメモリトランジスタを提供する。
【解決手段】ＮＲＯＭフラッシュメモリセルのアレイは、４Ｆ²あたり少なくとも２ビットを記憶するように構成される。スプリット縦型チャネルは、隣接する柱状部の各側面に沿って形成される。単一の制御ゲートが柱状部及び柱状部間のトレンチ内にわたって形成される。スプリットチャネルは、トレンチ底部のｎ＋領域、又はトレンチ底部を覆うように形成されるチャネルによって接続され得る。各ゲート絶縁層は、チャネル長の増大により、他の電荷記憶領域から十分に分離した状態で電荷を記憶することができる。 （もっと読む）

【課題】電荷捕獲領域の重なりがなく、過消去特性が改善された、より狭い素子間隔の高密度なＮＲＯＭメモリアレイを製造する方法及び構造体を提供する。
【解決手段】ＮＯＲ又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル及び縦型選択ゲートを有効に利用するＮＲＯＭ ＥＥＰＲＯＭメモリデバイス及びアレイが開示される。本発明に係るメモリの実施形態では、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、メモリセグメント及びメモリアレイを形成する。これらＮＲＯＭメモリセル構成によって、構成要素として選択ゲートを有するメモリデバイス又はメモリアレイをより高密度にすることが可能となる。これらメモリデバイス又はメモリアレイにおいては、半導体製造プロセスによって作製可能な加工寸法を利用することができ、かつ、典型的なマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題を被ることがない。さらに、上述のメモリセル構造体は、ＮＲＯＭメモリセルからそれらに関連したビット／データ線及び／又はソース線とを絶縁する選択ゲートの後ろに、ＮＲＯＭメモリセルを配置することによって、擾乱及び過消去問題を軽減することが可能となる。 （もっと読む）

ポリシリコンの単一層内に配置されたダブルゲート構造を有した、電気的にプログラム可能なトランジスタヒューズ（２００）。このトランジスタヒューズ（２００）では、第１のゲート（２１６）は、ソース領域（２１０）の一部と重なり合うように配置されていて、第２のゲート（２１５）は、第１のゲート（２１６）からは絶縁されていると共に、ドレイン領域（２１１）の一部と重なり合うように配置されている。第１のゲート（２１６）は、外部から供給されたコントロール信号を入力するための端子を有しており、第２のゲート（２１５）は、ドレイン領域（２１１）に容量結合されている。第２のゲート（２１５）は、第２のゲート（２１５）の容量結合を大きくするための結合装置（２２０）と、ヒューズプログラミング電圧を低くするためのドレイン領域（２１１）とを含んでいる。
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ピラー形不揮発性メモリセル８０３は各々がトレンチ８１０によって隣接するメモリセルから絶縁されるメモリセルを各々有している。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層８１５、ポリシリコンフローティングゲート層８１９、ＯＮＯまたは酸化物層８２２、ポリシリコンコントロールゲート層８２５である。ステップの多くの態様が自己整合される。これらのメモリセルのアレイにはより少ない分割しか必要ない。さらに、このメモリセルは、電子がフローティングゲート８１９に対して直角またはほぼ垂直８４３に向けられるので、プログラミング特性が増強される。
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本発明は、第１および第２の各ソース／ドレイン領域、第１および第２の各ソース／ドレイン領域の間に配置されたチャネル領域とを備え、これらの各ソース／ドレイン領域とチャネル領域とが半導体ブリッジに形成されている、ブリッジ電界効果トランジスタメモリセルに関するものである。
本発明のメモリセルは、さらに、半導体ブリッジの少なくとも部分上に堆積されている電荷記憶層と、電荷記憶層の少なくとも一部上の金属性で導電性のゲート領域とを備え、電荷記憶層は、ブリッジ電界効果トランジスタメモリセルに所定の電気的電圧を印加することにより、選択的に、電気的な電荷キャリアが、電荷記憶層に対し導入されるように、または、電荷記憶層から除去されるように配置されている。
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本発明は、特に、ソース領域（Ｓ）近傍において、ポケットドープ領域（１１４）を１つ有しているフラッシュメモリトランジスタ（Ｔ１１）に関する。上記メモリトランジスタ（Ｔ１１）は、読み出し処理中において、ロードメモリ状態を妨害することなく機能する。 （もっと読む）

トランジスタ（１０）は別々に制御することができるゲート（４４，４２，１８）を有するように形成される。３つのゲート領域は異なる電位でバイアスすることができ、かつこれらのゲート領域は異なる伝導特性を持つことができる。チャネルサイドウォール上の誘電体はチャネル上部の上の誘電体と異ならせることができる。ソース、ドレイン、及び３つのゲートとの電気コンタクトは別々に取る。ナノクラスター（１４３，１４４）のような電荷蓄積層をトランジスタのチャネルに隣接するように設け、そして電荷蓄積層を３つのゲート領域を通して制御することにより、揮発性メモリセル及び不揮発性メモリセルの両方を同じプロセスを使用して実現することにより世界共通のメモリプロセスを提供する。揮発性セルとして用いる場合、トランジスタの高さ、及びチャネルサイドウォール誘電体の特性によって記憶保持特性を制御する。不揮発性セルとして用いる場合、トランジスタの幅、及びチャネルを覆う誘電体の特性によって記憶保持特性を制御する。
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【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。 （もっと読む）

複数のメモリセルから構成されたフラッシュ電気的消去可能読出し専用メモリ（ＥＥＰＲＯＭ）デバイス（１０）の消去方法は、複数のメモリセル（１０）をプリプログラミングするステップ（１００）と、複数のメモリセル（１０）に消去パルスを印加するステップ（１１０）と、を有し、これに消去検証（１２０）が続く。この消去検証（１２０）の後に、スレッショルド電圧が所定の最小レベル（Ｖ_ＴＭＩＮ）を下回るメモリセルのソフトプログラミング（１３５）と、複数のメモリセル（１０）への正のゲートストレスの印加（１３０）が続く。この消去方法は、過剰消去を防止し、スレッショルド電圧分布を低減する。
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メモリ蓄積ユニットの１つの連続するページをプログラムするとき、メモリ蓄積ユニットは、その目標の状態に達してプログラミングが禁止されるか、或いはそれ以上のプログラミングからロックアウトされる度に、なおプログラムされつつある隣接するメモリ蓄積ユニットに動揺を生じさせる。本発明は、プログラミングの一部として、動揺に対するオフセットがなおプログラムされつつある隣接するメモリ蓄積ユニットに加えられるようになっている回路および方法を提供する。このオフセットは、プログラミングが禁止されているメモリ蓄積ユニットとなおプログラムされつつあるメモリ蓄積ユニットとの隣接するビットライン間の制御された結合によって加えられる。このようにして、高密度メモリ蓄積ユニットを並列にプログラムする動作に固有のエラーが除去されるか、或いは最小にされる。
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不揮発性メモリ（１００）は、個別電荷蓄積素子（４０）を有するトランジスタ群（３０）から成るアレイを含む。トランジスタに対しては、２ステップ書き込み方法（６０）を使用して書き込みを行ない、この方法では、第１ステップ（６８）が低ゲート電圧によるホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ：ＨＣＩ）書き込みである。第２ステップ（７８）を幾つかのメモリセルに対して選択的に利用して注入電荷分布を変え、トランジスタメモリセル内部の各メモリビットの間の電荷分布間隔を大きくする。書き込みを行なう第２ステップは、書き込み操作に長い余分な時間が加わることなく行われる。一の例では、第１ステップにおいて電子を注入し、そして第２ステップにおいてホールを注入する。２つのステップを実行して分布が形成される結果、蓄積媒体の中心部分の電子電荷が取り除かれる。
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フラッシュＥＥＰＲＯＭなどの不揮発性メモリが、自己限定プログラミング技術を用いて並列にプログラムされ得るメモリセルを有する。個々のセルは、自己限定的に熱い電子で荷電され得る電荷記憶装置を有する。電荷記憶装置が必要なレベルの電荷に達すると、熱い電子はそれ以上生成されないか、或いは少数しか生成されない。熱い電子の生成が停止する電荷レベルは、セルに印加される電圧によって決まる。このように、複数のセルが並列にプログラムされ、印加電圧に対応する電荷レベルで各々のセルが自己限定される。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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ＳＯＮＯＳフラッシュメモリセル（２４）をＵＶにより誘発される電荷から保護する方法であって、ＳＯＮＯＳフラッシュメモリセル（２４）を半導体デバイス（１０、５０）に製造するステップと、ＳＯＮＯＳフラッシュメモリセル（２４）上に、少なくとも１つのＵＶ保護層（３８、４６、４８、又は５２）を蒸着させるステップとを含み、ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる。ＳＯＮＯＳフラッシュメモリセル（２４）と、少なくとも１つのＵＶ保護層（３８、４６、４８又は５２）（ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる）を含むＳＯＮＯＳフラッシュメモリデバイス（１０、５０）が提供される。
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半導体デバイスを製造する方法において、シリコン基板（６２）上にゲート酸化膜（６０）を提供する。このゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供し、第１ポリシリコン層（６４）上に絶縁層（６６）を提供し、またこの絶縁層（６６）上に第２ポリシリコン層（６８）を提供する。適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。スタックゲート構造（７２）上に薄い酸化膜（８０）を成長させるべく、短時間（例えば１０秒から２０秒）の急速熱アニールを実行する。それから、急速熱アニールによって形成された酸化膜（８０）上に第２酸化膜（８２）をたい積する。

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メモリセル４８のアレイ３０にデータパターンをストアし、再生するための方法であり、活性コラム４５ｂ及び４５ｇと、不活性コラム４５ｃ及び４５ｆとを含み、活性コラム４５ｂ及び４５ｇにデータパターンをストアする。不活性メモリセルプログラミングパターン３２が識別される。バルク消去中、過消去及び活性メモリセル４８への電流リークを回避するために定期的に電荷をストアする目的で電荷がストアされる、不活性コラム４５ｃ及び４５ｆのメモリセル４８の全てあるいは選択された複数のメモリセルを、前述の不活性メモリセルプログラミングパターン３２が識別する。
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【課題】 ゲート絶縁膜の劣化を防止すると共に、浮遊ゲート内のキャリアの電荷量を正確に制御できるようにする。さらに、書き込み時の消費電力を不要にする。
【解決手段】 開示されている半導体記憶装置は、浮遊ゲート６に一部分が接すると共に他部分がＰ型シリコン基板１に接するようにモット絶縁体７を設け、このモット絶縁体７に金属−絶縁相転移を生じさせる。そして、浮遊ゲート６に対してキャリアである電子の注入又は放出を行う場合、ゲート酸化膜５を通じてではなく、モット絶縁体７の金属相を通じてキャリアの注入又は放出を行う。 （もっと読む）