縦型ＥＥＰＲＯＭＮＲＯＭメモリデバイス
【課題】電荷捕獲領域の重なりがなく、過消去特性が改善された、より狭い素子間隔の高密度なＮＲＯＭメモリアレイを製造する方法及び構造体を提供する。
【解決手段】ＮＯＲ又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル及び縦型選択ゲートを有効に利用するＮＲＯＭ ＥＥＰＲＯＭメモリデバイス及びアレイが開示される。本発明に係るメモリの実施形態では、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、メモリセグメント及びメモリアレイを形成する。これらＮＲＯＭメモリセル構成によって、構成要素として選択ゲートを有するメモリデバイス又はメモリアレイをより高密度にすることが可能となる。これらメモリデバイス又はメモリアレイにおいては、半導体製造プロセスによって作製可能な加工寸法を利用することができ、かつ、典型的なマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題を被ることがない。さらに、上述のメモリセル構造体は、ＮＲＯＭメモリセルからそれらに関連したビット／データ線及び／又はソース線とを絶縁する選択ゲートの後ろに、ＮＲＯＭメモリセルを配置することによって、擾乱及び過消去問題を軽減することが可能となる。
【解決手段】ＮＯＲ又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル及び縦型選択ゲートを有効に利用するＮＲＯＭ ＥＥＰＲＯＭメモリデバイス及びアレイが開示される。本発明に係るメモリの実施形態では、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、メモリセグメント及びメモリアレイを形成する。これらＮＲＯＭメモリセル構成によって、構成要素として選択ゲートを有するメモリデバイス又はメモリアレイをより高密度にすることが可能となる。これらメモリデバイス又はメモリアレイにおいては、半導体製造プロセスによって作製可能な加工寸法を利用することができ、かつ、典型的なマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題を被ることがない。さらに、上述のメモリセル構造体は、ＮＲＯＭメモリセルからそれらに関連したビット／データ線及び／又はソース線とを絶縁する選択ゲートの後ろに、ＮＲＯＭメモリセルを配置することによって、擾乱及び過消去問題を軽減することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、集積回路に関し、より詳細には、ＥＥＰＲＯＭメモリデバイスに関する。
【背景技術】
【０００２】
通常、メモリデバイスは、コンピュータ内に内部記憶領域として設けられる。メモリという用語は、集積回路チップの形態をとるデータ記憶装置を示す。電子技術の分野では、現在、様々な種類のメモリが用いられており、一般的なタイプの１つとして、ＲＡＭ（ランダムアクセスメモリ）がある。ＲＡＭは、コンピュータ環境において、メインメモリとして多く使用されている。ＲＡＭは、読み出し、書き込みに関するものである。すなわち、データをＲＡＭに書き込み、また、読み出すことが可能である。これは、データを読み出すだけのリードオンリーメモリ（ＲＯＭ）とは異なっている。大部分のＲＡＭは、揮発性、すなわち、記憶を保持するため電流を定常的に流す必要がある。そのため、電源をオフにすると、ＲＡＭ内のデータは失われる。
【０００３】
通常、コンピュータには、コンピュータを起動するための命令を有する少数のＲＯＭが設けられている。ＲＡＭと異なり、ＲＯＭには書き込みができない。ＥＥＰＲＯＭ（電気的消去可能及び書き込み可能な読み出し専用メモリ）は、特殊なタイプの不揮発性ＲＯＭであり、これは、電荷の作用を受けることで消去を行うことができる。ＥＥＰＲＯＭは、電気的に絶縁されたゲート（浮遊ゲート）を有するメモリセルを多数備える。データは、その浮遊ゲートにおける電荷の形態で、メモリセル内に記憶される。電荷は、特有の書き込み動作及び消去動作によって、浮遊ゲートへ転送されたり、取り除かれたりする。
【０００４】
さらに別のタイプの不揮発性メモリとして、フラッシュメモリがある。フラッシュメモリは、ＥＥＰＲＯＭの一種であり、通常は、１バイト単位ではなく、ブロック単位で消去及び書き込みが行われる。一般に、フラッシュメモリは、メモリアレイを備えており、このメモリアレイは、多数のメモリセルを有する。各メモリセルは、電荷保持可能な浮遊ゲート電界効果トランジスタを有している。セル内のデータは、浮遊ゲートにおける電荷の有無により、判断される。このセルは、通常、「消去ブロック」と呼ばれる単位にグループ分けされている。一般に、フラッシュメモリアレイのメモリセルは、「ＮＯＲ」型（各セルは直接ビット線に接続される）又は「ＮＡＮＤ」型（セルは、セル列に接続され、すなわち各セルはビット線に間接的に接続され、アクセスするためにはセル列の他のセルも動作させる必要がある）に構成される。消去ブロック内の各セルは、浮遊ゲートに電荷を蓄積することによって、ランダムに、電気的に書き込むことができる。電荷は、ブロック消去動作によって、浮遊ゲートから取り除くことができる。この場合、消去ブロック内の全ての浮遊ゲートメモリセルが、単一の動作で消去される。
【０００５】
フラッシュメモリの最近のタイプの１つとして、窒化物読み出し専用メモリ（ＮＲＯＭ）がある。ＮＲＯＭは、フラッシュメモリの特徴をいくつか備えているが、従来のフラッシュメモリに必要な特殊な製造プロセスを必要とせず、このため、ＮＲＯＭ集積回路は、標準のＣＭＯＳプロセスを用いることで実現することができる。このような独自の特徴により、ＮＲＯＭメモリセルにおいては、各セルに多数のデータビット（典型的には各セルに２ビット）を記憶させることができるものもある。
【０００６】
図１は、チャネル長Ｌを有する従来技術に係るＮＲＯＭメモリセルの断面図である。このセルは、酸化物−窒化物−酸化物（ＯＮＯ）層上に形成された制御ゲート１００から構成される。ＯＮＯ層は、窒化物層１０３の最上部の酸化物層１０１で構成され、この窒化物層１０３に、電荷がセルの種々の状態に応じて蓄積される。一実施形態では、セルは、窒化物層１０３に２ビットデータを記憶するための電荷捕獲領域１０５、１０６を有する。この窒化物層１０３は、基板上の別の酸化物層１０４上に堆積される。
【０００７】
ゲート１００の両端部には、２つのソース／ドレイン領域１０９、１１１が、設けられる。このソース／ドレイン領域１０９、１１１は、２つのソース／ドレイン領域１０９と１１１との間のチャネル領域１１０によって、接続される。各ソース／ドレイン領域１０９又は１１１の機能（ソースとして機能するか、ドレインとして機能するか）は、ビット捕獲領域１０５、１０６のうちのどちらが読み出されているか、書き込まれているかで決まる。例えば、読み出し動作においては、電荷が、左側のソース／ドレイン領域１１１に入力され、右側のソース／ドレイン領域１０９から出力される場合、左側がソース１１１であり、右側がドレイン１０９となる。そして、データビット電荷が、窒化物層１０３上のソース１１１側のビット捕獲領域１０６に蓄積される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
集積回路プロセス技術の向上に伴い、製造業者は、製造されるデバイスの加工寸法を低減し、ＩＣ回路やメモリアレイの密度を増大しようとしている。特にＮＲＯＭメモリアレイにおいては、メモリアレイを構成するＮＲＯＭメモリセルのチャネル長及び列内のメモリセル間の間隔は、所定の領域に配置できるメモリセルの数量に大きな影響を及ぼすため、アレイの密度や得られるメモリデバイスのサイズに直接的な影響をもたらす。さらに、多くの場合、プロセス可能な最小加工寸法を実現する以前に、デバイスの加工寸法は、デバイス特性によって制限されてしまう。特にＮＲＯＭデバイスにおいては、チャネル長を小さくしていくと、デバイス動作特性で決定される最小サイズとなる。ここで、図２は、１００ｎｍより小さいチャネル長を有する従来技術に係る平面型ＮＲＯＭデバイスを示す。この場合、チャネル長が短いため、２データビット／セルＮＲＯＭデバイスの電荷捕獲領域２０５と２０６が重なってしまう。この重なりによって、データ書込みエラーやデータ読み出しエラーが発生する恐れがある。
【０００９】
浮遊ゲートメモリセルアレイやＮＲＯＭメモリセルアレイにおいては、さらに別の問題として、メモリセルが過消去されてしまうという問題がある。ＮＲＯＭメモリセルは、ＭＯＳＦＥＴトランジスタと同様の構造であり、制御ゲートが、チャネル、ソース及びドレインから、絶縁物によって絶縁される。さらに、絶縁された電荷捕獲層が、絶縁物内に形成される。ＭＯＳＦＥＴトランジスタと同様に、ＮＲＯＭメモリセル／トランジスタを選択、すなわち、動作させる場合に電流が流れるが、電荷捕獲層に捕獲された電荷は、動作（チャネル内の電流）の方向に依存して、ＮＲＯＭトランジスタの電流量に影響を及ぼし、動作方向において、閾値を上昇させたり、下降させたりする。ＮＲＯＭメモリセルの書き込み、又は、消去において、電荷は、ＮＲＯＭトランジスタの電気的に絶縁された電荷捕獲層へ送られたり、取り除かれたりする。この際、ＮＲＯＭトランジスタ／メモリセルの電荷捕獲層から、電荷が過剰に取り除かれると、選択されていない場合でも動作方向に電流が流れる。このような過消去の状態にあるＮＲＯＭトランジスタは、共有されたビット線及び／又はメモリ列の電流に影響を及ぼし、これら共通ビット線及び／又はメモリ列を通じて他のメモリセルから読み出されるデータを破損する可能性がある。
【００１０】
上述した理由、及び当業者であれば明細書に記載された内容を理解することによって明らかとなるであろう以下に述べる理由により、本技術分野において、電荷捕獲領域の重なりがなく、過消去処理特性が改善された、より狭い素子間隔の高密度なＮＲＯＭメモリアレイを製造する方法及び構成が求められている。
【課題を解決するための手段】
【００１１】
過消去処理特性が改善された、素子間隔がより狭く、高密度なＮＲＯＭメモリアレイを製造する際に伴う上述した問題及びその他の問題は、本発明によって解決され、また、以下の明細書を検討することによって理解されるであろう。
【００１２】
本発明の実施形態に係るＮＲＯＭ ＥＥＰＲＯＭメモリデバイス及びアレイは、ＮＯＲ型又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル、及び、縦型選択ゲートを有効に利用するものである。本発明に係るメモリの実施形態では、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ型及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、メモリセグメント（区分された領域）及びメモリアレイを形成する。これらＮＲＯＭメモリセル構成によって、一体的に選択ゲートを有するメモリデバイス又はメモリアレイをより高密度にすることが可能となる。これらメモリデバイス又はメモリアレイは、半導体製造プロセスによって作製可能な加工寸法を利用することができ、かつ、典型的なマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題の影響を受けることがない。さらに、上述のメモリセル構造は、ＮＲＯＭメモリセルとそれらに関連したビット／データ線とを絶縁する選択ゲートの後ろに、ＮＲＯＭメモリセルを配置することによって、擾乱（ｄｉｓｔｕｒｂ）及び過消去問題を軽減することが可能となる。
【００１３】
本発明の一実施形態においては、メモリデバイスは、複数の柱状部とそれら柱状部の間にある複数のトレンチを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、複数のメモリセル構造体と、を備える。各メモリセル構造体は、１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、その１つのトレンチの第２側壁に形成された選択ゲートとを有する。その選択ゲートは、そのトレンチの底部に形成された第１ソース／ドレイン領域によって、ＮＲＯＭメモリセルに接続される。
【００１４】
本発明の別の実施形態においては、ＮＲＯＭメモリセル構造体は、２つの隆起領域を有し、これら隆起領域の間にトレンチが形成された基板を有する。ＮＲＯＭメモリセルは、トレンチの第１側壁に縦型に形成され、選択ゲートメモリセルは、トレンチの第２側壁に縦型に形成される。このＮＲＯＭメモリセルが、トレンチの底部のソース／ドレイン領域によって、選択ゲートに接続される。
【００１５】
本発明のさらに別の実施形態においては、ＮＲＯＭメモリセル構造体の形成方法が提供される。この方法は、基板上に２つの隆起領域を形成し、これら隆起領域の間にトレンチを形成するステップを有する。さらに、トレンチの第１側壁にＮＲＯＭメモリセルを形成するステップと、トレンチの第２側壁に選択ゲートを形成するステップと、トレンチの底部にソース／ドレイン領域を形成するステップと、を含む。
【００１６】
本発明の他の実施形態においては、ＮＡＮＤ型ＮＲＯＭメモリセル列は、１以上の隆起領域を有し、かつ、それら領域の間にトレンチが形成された基板を有する。複数のＮＲＯＭメモリセルは、トレンチの側壁に縦型に形成され、また、１以上の隆起領域の最上部、及び、トレンチの底部に形成されたソース／ドレイン領域によって、直列の列に接続される。さらに、列の第１ＮＲＯＭメモリセルは第１選択ゲートに接続される。
【００１７】
本発明のさらに他の実施形態においては、メモリアレイは、複数の柱状部とそれら柱状部の間にあるトレンチを有する基板を備える。複数のＮＲＯＭメモリセルは、複数の柱状部と複数のトレンチの側壁に縦型に形成され、また、複数の柱状部の最上部、及び、トレンチの底部に形成されたソース／ドレイン領域によって、接続されて、複数のＮＡＮＤ型メモリ列となる。さらに、各ＮＡＮＤ型メモリ列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、また、各ＮＡＮＤ型メモリ列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続される。
【００１８】
本発明の別の実施形態においては、ＮＡＮＤ型メモリセル列の形成方法が提供される。この方法は、基板上に１以上の隆起領域を形成し、それら隆起領域の間にトレンチを形成するステップを備える。さらに、それら１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成するステップと、それら１以上の隆起領域の最上部、及び、それらトレンチの底部に１以上のソース／ドレイン領域を形成するステップと、その列の第１ＮＲＯＭメモリセルに接続される第１縦型選択ゲートとその列の最後のＮＲＯＭメモリセルに接続される第２縦型選択ゲートとを形成するステップと、を備える。
【００１９】
さらに、他の実施形態が説明される。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明の好ましい実施形態を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な好ましい実施形態を例示している。これら実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の意図及び範囲を逸脱することなく、論理的、機械的、電気的な変更を加えて発明を実施してもよい。上述の記載及び以下の記載において用いられる用語ウェハ及び基板は、いかなる半導体構造体基材をも含む。両用語とも、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドーピングされた及びアンドープの半導体、半導体基材によって支持されたシリコンエピタキシャル層、当業者に周知のその他の半導体構造体とを含むものと理解されるべきである。さらに、以下の記載において、ウェハ又は基板に言及される場合、それより前の工程によって、半導体基材に領域／接合部が形成されていてもよい。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、添付されたクレーム及びその均等物によってのみ定義されるものである。
【００２１】
本発明の実施形態に係るＮＲＯＭ ＥＥＰＲＯＭメモリデバイス及びアレイは、ＮＯＲ又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル、及び、縦型選択ゲートを有効に利用するものである。本発明に係るメモリの実施形態では、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、メモリセグメント及びメモリアレイを形成する。これらＮＲＯＭメモリセル構成によって、構成要素である選択ゲートを有するメモリデバイス又はメモリアレイをより高密度にすることが可能となる。これらメモリデバイス又はメモリアレイは、半導体製造プロセスによって作製可能な加工寸法を利用することができ、かつ、典型的なマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題を被ることがない。本発明の実施形態では、ＮＲＯＭメモリセル／ゲートを縦方向に構成することによって、ＮＲＯＭメモリセルのチャネル長を効果的に電荷分離ができるような適切な長さに保持した状態で、メモリアレイセルの密度を増大させ、製造可能な最小加工寸法が利用できる。さらに、上述のメモリセル構造体は、ＮＲＯＭメモリセルとそれらに関連したビット／データ線及び／又はソース線とを絶縁する選択ゲートの後ろに、ＮＲＯＭメモリセルを配置することによって、擾乱及び過消去問題を軽減することが可能となる。
【００２２】
上述のように、集積回路プロセス技術の向上に伴って、製造業者は、製造されるデバイスの加工寸法を低減して、ＩＣ回路やメモリアレイの密度を増大させようとしている。多くの場合、プロセス可能な最小加工寸法を実現する以前に、デバイスの加工寸法は、デバイス特性によって制限されてしまう。つまり、ＮＡＮＤ型及びＮＯＲ型のＮＲＯＭ ＥＥＰＲＯＭメモリアレイにおいて、チャネル長を小さくし、列内のメモリセル間の間隔を小さくしていくと、メモリアレイを構成するＮＲＯＭメモリセルのデバイス動作特性により決定されるような最小サイズになる。このため、プロセス技術によって、より小さい加工寸法及び／又はチャネル長が実現できるとしても、メモリセルアレイの最大密度が制限されてしまう。特に、これは、メモリセルの実装面積（例えば、メモリセルチャネル幅）における小さな変化やアレイにおけるセル密度が、全体のアレイサイズや得られる記憶容量に大きな影響を及ぼすような種類の大容量メモリにおいて、問題となる。
【００２３】
上述のように、ＮＲＯＭメモリセルへの書き込みは、メモリセルの電荷捕獲層に電荷を書き加え、蓄積させることである。しかしながら、上述したように、これらデバイスの独自の特性の理由により、ＮＲＯＭメモリセルは、各セルに複数のデータビットを記憶することも可能であり、典型的なＮＲＯＭメモリセルトランジスタにおける２ビットの記憶では、各ソース／ドレイン領域の近傍の電荷捕獲層に１データビットが記憶される。この場合、ＮＲＯＭメモリセルトランジスタでは、ソース／ドレイン領域（ソース／ドレインの機能は相互に切り替わる）の電流の順方向及び逆方向の状態で読み出し、書き込みが行われ、２つの記憶されたデータビットの書き込み、読み出し、及び、消去のためのアクセスが可能になる。各ソース／ドレイン領域の機能（ソースとして機能するか、ドレインとして機能するか）は、ビット捕獲領域のうちのどちらが読み出されるか、書き込まれるかで決まる。例えば、読み出し動作においては、電荷が、左側のソース／ドレイン領域に入力され、右側のソース／ドレイン領域から出力される場合、左側がソースとなり、右側がドレインとなる。そして、データビット電荷が、窒化物層上のソース側のビット捕獲領域に記憶される。電荷捕獲層に電子が局在して記憶されるため、ＮＲＯＭメモリセルを読み出す際、ソースとして動作するソース／ドレイン領域の最近傍の電荷捕獲層に蓄積された電荷だけが、デバイスを流れる電流に影響を及ぼす。もう一方のソース／ドレイン領域近傍に記憶された電荷は、読み飛ばされ（ｒｅａｄ ｔｈｒｏｕｇｈ）、最小限の影響ですむ。ＮＲＯＭメモリセルトランジスタのビットは、記憶された各データビットに対して、読み出しの方向とは逆のバイアス／逆の電流方向の状態で、書き込まれる。
【００２４】
通常、ＮＲＯＭメモリセルは、エンハンスメント型ＭＯＳトランジスタとして電気的には動作する、つまり、電流を流すためにはゲート及びチャネルに正の電圧を印加する必要がある。ドレインとしてバイアスされたソース／ドレイン領域近傍のＮＲＯＭトランジスタ／メモリセルの電荷捕獲層に捕獲された電荷の有無によって、このバイアス方向における閾値電圧特性が変化し、その結果、ある所定のゲートチャネル電圧においてトランジスタを流れる電流の量が変動する。選択されたバイアス方向におけるＮＲＯＭトランジスタメモリセルの有効閾値電圧は、ソースとして動作するソース／ドレイン領域近傍の電荷捕獲層への電子の蓄積に伴って増加し、また、蓄積された電荷が取り除かれるに伴って減少する。ＥＥＰＲＯＭメモリアレイにおけるＮＲＯＭメモリセルでは、ソースとしてバイアスされたソース／ドレイン領域に接続されたデータ／ビット線と制御ゲートに選択された読み出し電圧レベルを印加して、メモリセルにアクセスすることによって、読み出しが行われる。通常、ドレインとしてバイアスされたソース／ドレイン領域に接続されたビット／データ線を流れるＮＲＯＭメモリセルの電流量から、記憶されたデータが検知される。
【００２５】
ＥＥＰＲＯＭメモリアレイのＮＲＯＭメモリセルへの書き込みにおいては、通常、ファウラ−ノルドハイム トンネリング（ＦＮ−トンネリング）かチャネルホットエレクトロン注入（ＨＥＩ）のいずれか１つによって、電子はメモリセルの電荷捕獲層へ送られる。増大された基板ホットエレクトロン注入（ＳＥＨＥ）のようなＮＲＯＭメモリセルの書き込みの別の形態も知られており、また、利用されるが、マルチビット動作に対しては適当ではない。ＦＮ−トンネリングは、通常、チャネルに対してＮＲＯＭメモリセルに正の制御ゲート電圧を印加して、電荷捕獲層へ電子をトンネル注入することによって、行われる。チャネルホットエレクトロン注入（ＨＥＩ）は、通常、制御ゲートとＮＲＯＭメモリセルのドレインとしてバイアスされたソース／ドレイン領域とに正の電圧を印加し、ソースとしてバイアスされたソース／ドレイン領域に低電圧を印加して、又は、接地して、電荷捕獲層に電子を注入することによって、行われる。多くの場合、書き込み電圧は、繰り返しパルスであり、書き込み処理をチェックするためメモリセルが読み出され、ＮＲＯＭメモリセルに対して、より正確な書き込みが行われる。
【００２６】
ＥＥＰＲＯＭメモリアレイのＮＲＯＭメモリセルの消去は、通常型のトンネリングか、又は、チャネルに対して負の制御ゲート電圧を印加することによって、行われる。また、増大されたバンド間トンネリングで誘起される基板ホットホール注入（ＳＥＢＢＨＨ）のような消去の別の形態も、ＮＲＯＭメモリセルの消去に用いられるが、マルチビット動作に対しては、適当ではない。ＥＥＰＲＯＭでは、均等に消去するために、多くの場合、メモリセルを消去するための電圧を印加する前に、消去すべきデータセグメント内のＮＲＯＭメモリセル全てに書き込みを行う。書き込みと同様に、消去電圧は、通常、繰り返しパルスであり、各パルスの後に、ＮＲＯＭメモリセルが消去されているか、また、書き込まれていない場合のしきい値電圧状態に戻っているかを確認するため、メモリセルがチェックされる。
【００２７】
問題として、消去処理中に、「過消去」状態になることで、ＮＲＯＭメモリセルトランジスタの電荷捕獲層、又は、各電荷捕獲領域から電荷が過剰に取り除かれることがある。そのような場合、ＮＲＯＭメモリセルトランジスタの閾値電圧を変化させるだけの電荷が取り除かれ、その結果、トランジスタがデプレッション型デバイスとして動作してしまう、つまり、選択されたバイアス方向において電流を遮断するには、負の制御ゲート−チャネル電圧を印加する必要がある。この状態では、ソースに対して制御ゲートに負の電圧を印加しない限り、メモリによって選択されなかった場合でも、ＮＲＯＭメモリセルトランジスタには電流が流れてしまう。過消去状態にあるＮＲＯＭメモリセルが選択されない場合でも、上述の「過消去」状態及び選択されたバイアス方向において得られる電流が、共通ビット線を共有する別のＮＲＯＭメモリセルの値の読み出しを妨げ、読み出しデータを破損する恐れがある。
【００２８】
ＮＲＯＭメモリセルにおける過消去問題を複雑化している要因として、ＮＲＯＭメモリセルの消去（電荷捕獲層又は電荷捕獲領域からの電荷の除去）において、全てが同じ速度で行われるわけではないということがある。通常、１以上のいわゆる「高速消去」メモリセルがあり、そのようなメモリセルは、消去のために選択された他のメモリセル群よりも速く消去される。このような高速消去ＮＲＯＭメモリセル群の予期せぬ過消去の可能性を最小限に抑えるため、ＮＲＯＭ ＥＥＰＲＯＭやフラッシュメモリデバイス／アレイの多くは、通常、上述した複雑で時間のかかる、消去用繰り返しパルス電圧によるメモリセル確認（ｖｅｒｉｆｙ）処理を利用して、ＮＲＯＭメモリセルの消去を行っている。
【００２９】
図３Ａは、ある所定のアレイにおけるＮＲＯＭメモリセルの閾値電圧分布図３００であり、ＮＲＯＭメモリデバイスでは典型的である、ある所定のバイアス方向における書き込み状態３０２及び消去状態３０４にあるＮＲＯＭメモリセルの閾値電圧の分布釣鐘曲線を示す。図３Ａは、また、過消去（デプレッションモード）状態３０６になって、消去されてしまうセルの数を示す。図３Ｂは、メモリアレイ３１２のビット線３１０と、読み出すために選択／動作されていない過消去状態にあるＮＲＯＭメモリセル３１６を流れる電流３１４を示す。
【００３０】
ＥＥＰＲＯＭやフラッシュメモリアレイのメモリセルに影響を及ぼす別の問題としては、「擾乱（ｄｉｓｔｕｒｂ）」がある。通常、擾乱は、以下のように起こる。すなわち、ＮＲＯＭメモリセルセグメントや消去ブロックに対する書き込みや消去に用いられる電圧が上昇し、別のＮＲＯＭメモリセルにおける別の電荷捕獲領域に記憶された書き込み値を「擾乱」して、データを破壊し、読み出す際にエラーを引き起こす。一般に、書き込み、又は、消去されるメモリセルと共通ワード線、ビット線、又は、ソース線を共有しているセルが擾乱を被る。
【００３１】
本発明の実施形態では、ＮＲＯＭメモリセルを縦型に構成し、選択ゲートでセルを絶縁することによって、ＮＲＯＭメモリセルのチャネル長を適切なデバイス動作ができるようなサイズにすると同時に、メモリアレイセルの密度を増大させ、また、製造可能な最小加工寸法を利用できるようにする。さらに、縦型に構成して、トランジスタの有効な表面積を増大し、選択ゲートを組み込むことによって、擾乱及び過消去問題を軽減することが可能となり、信頼性が向上し、より高速で書き込み、消去が行えるようになる。
【００３２】
上述したように、ＥＥＰＲＯＭやフラッシュメモリアレイ構成における一般的な２つのタイプとしては、「ＮＡＮＤ」構成や「ＮＯＲ」構成がある。そのように呼ばれる理由は、各基本メモリセルの構成が、対応する論理ゲート設計に対して共通の構造をもつからである。ＮＯＲアレイ構成においては、メモリアレイのＮＲＯＭメモリセルは、ＲＡＭ又はＲＯＭと同様なマトリックスに配置される。アレイマトリックスの各ＮＲＯＭメモリセルのゲートは、ワード選択線（ワード線）に、行ごとで、接続され、ソース／ドレイン領域は、列ビット線に接続される。ＮＯＲ構成のＮＲＯＭメモリアレイは、ゲートに接続されたワード線を選択して、ＮＲＯＭメモリセルの行を動作させる行デコーダによって、アクセスされる。そして、接続されたソース線から接続された列ビット線に、書き込み状態に応じた異なる電流を流すことによって、選択されたメモリセルの行が、列ビット線に、記憶させるデータ値を配置する。ビット線のひとつの列ページが選択され、検知され、各データワードは、その列ページから検知されたデータワードから選択され、メモリから送られる。
【００３３】
また、ＮＡＮＤアレイ構成においても、ＮＲＯＭメモリセルのアレイは、マトリックスに配置されて、そのアレイの各ＮＲＯＭメモリセルのゲートがワード線に、行ごとに、接続される。しかしながら、各メモリセルは、ソース線及び列ビット線に直接接続されない。代わりに、アレイのメモリセルは、典型的には８個、１６個、３２個、又はそれ以上ごとに、列で配置され、その列内のメモリセルは、共通ソース線と列ビット線との間をソースからドレインへと直列に接続される。これによって、ＮＡＮＤアレイ構成では、比較となるＮＯＲアレイよりも高密度なメモリセルを有することができるが、一般には、アクセス速度が遅く、書き込みも複雑となる。
【００３４】
ＮＡＮＤ構成のＮＲＯＭメモリアレイは、ゲートに接続されたワード選択線を選択して、ＮＲＯＭメモリセルの行を動作させる行デコーダによって、アクセスされる。さらに、各列の選択されていないメモリセルのゲートに接続されたワード線も、駆動される。しかしながら、一般に、各列の選択されていないメモリセルは、高ゲート電圧で駆動されるが、それらセルは、パストランジスタとして動作し、それらセルに記憶されたデータ値によって制限されないように電流を通過させる。この際、電流は、直列に接続された列の各ＮＲＯＭメモリセルを通って、ソース線から列ビット線へ流れるが、読み出すために選択された各列のメモリセルのみによって制限される。このようにして、選択されたメモリセルの行の電流エンコードされた記憶データビット（ｃｕｒｒｅｎｔ ｅｎｃｏｄｅｄ ｓｔｏｒｅｄ ｄａｔａ ｖａｌｕｅｓ）を列ビット線に配置する。ビット線の列ページが選択され、検知されて、それぞれのデータワードは、その列ページから検知されたデータワードの中から選択され、メモリから送られる。
【００３５】
図４Ａ、図４Ｂ及び図４Ｃは、従来技術に係るＥＥＰＲＯＭ又はフラッシュメモリデバイスの平面型ＮＲＯＭメモリアレイの簡略図である。図４Ａは、平面型ＮＯＲ構成のＮＲＯＭメモリアレイ４００の平面図であり、図４Ｂは、平面型ＮＲＯＭメモリアレイ４００の側面図である。図４Ａ、図４Ｂ及び図４Ｃでは、ＮＲＯＭメモリセル４０２は、ビット線４１２及びワード線４０６を有するＮＯＲ型メモリアレイの形態で、接続されている。ビット／ソース線４１２は、基板４０８に堆積されたＮ＋ドーピング領域から、局在するように形成される。各ＮＲＯＭメモリセル４０２は、ビット線４１２であるＮ＋ドーピング領域の間に形成されたゲート絶縁積層体を有し、それらＮ＋ドーピング領域をドレイン及びソースとして利用する。ゲート絶縁積層体は、基板４０８の最上部にある絶縁層、その絶縁層上に形成された電荷捕獲層、その電荷捕獲層を覆うように形成されたゲート間絶縁層、及び、そのゲート間絶縁層を覆うように形成された制御ゲート４０６（一般にはワード線４０６と一体で形成され、制御ゲート線として知られている）とで構成される。図４Ｃは、ＮＯＲ構成のＮＲＯＭメモリアレイ４００の等価回路図４２０であり、ビット線、ワード線及び基板接続部４２２に接続されたＮＲＯＭメモリセル４０２を示している。
【００３６】
図５Ａ、図５Ｂ及び図５Ｃは、従来技術のＥＥＰＲＯＭ又はフラッシュメモリデバイスの平面型ＮＡＮＤ ＮＲＯＭメモリアレイの簡略図である。図５Ａは、ＮＡＮＤ構成のＮＲＯＭメモリアレイ５００の平面型ＮＡＮＤ ＮＲＯＭメモリ列５０４の平面図であり、図５Ｂは、平面型ＮＡＮＤ ＮＲＯＭメモリ列５０４の側面図である。図５Ａ及び図５Ｂにおいては、一連のＮＲＯＭメモリセル５０２は、直列ＮＡＮＤ列５０４（典型的には８個、１６個、３２個、或いはそれ以上）の形態で接続されている。各ＮＲＯＭメモリセル５０２は、基板５０８の最上部にある絶縁層、その絶縁層上に形成された電荷捕獲層、その電荷捕獲層を覆うように形成されたゲート間絶縁層、及び、そのゲート間絶縁層を覆うように形成された制御ゲート５０６（一般には制御ゲート線で形成され、ワード線として知られている）とで構成されるゲート絶縁積層体を有する。Ｎ＋ドーピング領域は、各ゲート絶縁積層体の間に形成され、隣接するＮＲＯＭメモリセルのソース／ドレイン領域を形成する。また、ソース／ドレイン領域は、ＮＡＮＤ列５０４のセルを互いに接続する接続部としても動作する。選択ゲート５１０は、ＮＡＮＤ ＮＲＯＭ列５０４の両端に形成され、ゲート選択線に接続される。そして、ＮＡＮＤ ＮＲＯＭ列５０４の両端部をビット線接続部５１２に対して選択的に接続する。図５Ｃは、ＮＡＮＤ構成のＮＲＯＭメモリ列５０４の等価回路図５２０であり、ＮＲＯＭメモリセル５０２と基板接続部５２２とを示している。
【００３７】
本発明の実施形態では、縦型ＮＲＯＭメモリセル及び縦型ゲート構造体が利用される。縦型メモリセルの形成方法としては、２００２年６月２１日に出願された米国特許出願第１０／１７７，２０８号 発明の名称「１ビット／１Ｆ2の記憶密度を有する縦型ＮＲＯＭ」及び１９９９年８月１０日に特許公報が発行された米国特許第５，９３６，２７４号 発明の名称「高密度フラッシュメモリ」がある（両文献とも本出願と同一出願人である）。また、縦型スプリット制御ゲートの形成方法としては、２０００年１１月２１日に特許公報が発行された米国特許第６，１５０，６８７号 発明の名称「埋め込まれたソース／ドレイン及び２重ゲートを有する縦型トランジスタを有するメモリセル」及び２０００年６月６日に特許公報が発行された米国特許第６，０７２，２０９号 発明の名称「埋め込まれたビット線及びワード線を有する４Ｆ2折り返しビット線型ＤＲＡＭセル構造体」がある（両文献とも本出願と同一出願人である）。
【００３８】
図６Ａ〜図６Ｃは、本発明の実施形態に係るＮＯＲ構成のＮＲＯＭメモリアレイの縦型ＮＲＯＭメモリセルと縦型選択ゲートを示す。図６Ａは、縦型ＮＯＲ構成のメモリセル構造体６０４を簡略化した側面図であり、図６Ｂは、縦型ＮＯＲメモリアレイ６００の側面図である。図６Ｃは、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００の等価回路図６２０であり、ＮＲＯＭメモリセル６０２及び基板接続部６２２を示している。ここで、ＮＯＲ構成のＮＲＯＭメモリアレイ６００が、ＥＥＰＲＯＭ又はフラッシュメモリのアレイ及びデバイスに使用される。図６Ａ及び図６Ｂからわかるように、１つの縦型ＮＯＲ構成のメモリセル構造体６０４では、縦型に形成された２つのトランジスタが、１つの平面型ＮＲＯＭトランジスタが占めるであろう領域を占める（上方から見ると４Ｆ2の面積であり、各トランジスタは２Ｆ2の面積を有する）。ここで「Ｆ」は、規定のプロセス技術におけるフォトリソグラフィの最小分解能の大きさである。
【００３９】
図６Ａでは、縦型に形成されたＮＲＯＭメモリセル６０２と選択ゲート６１０とが、縦型ＮＯＲ構成のメモリセル構造体６０４において直列に接続されている。縦型ＮＯＲ構成のメモリセル構造体６０４を作製する場合、トレンチ６３０が、基板６０８に形成される。そして、縦型ＮＲＯＭメモリセル６０２と縦型選択ゲート６１０が、トレンチ６３０の側壁に形成される。縦型ＮＲＯＭメモリセル６０２は、トレンチ側壁の表面に形成される絶縁層６２０、絶縁層６２０に形成される電荷捕獲層６２２（典型的には窒化物）、ＮＲＯＭ６２２に積層されるゲート間絶縁層６２４、及び、ゲート間絶縁層６２４を覆うように形成される制御ゲート６０６（典型的には制御ゲート線の形態で形成され、ワード線として知られている）とで構成されるゲート絶縁積層体を有する。一実施形態においては、基板トレンチ６３０は、基板６０８上に積層されるマスク材をパターニングし、トレンチ６３０に異方性エッチングすることで、形成される。一実施形態においては、ＮＲＯＭメモリセル６０２のゲート絶縁積層体は、以下のように形成される。すなわち、トレンチ６３０を覆うようにゲート絶縁積層体の各材料を順次積層した後、マスキングし、積層した各層を方向性エッチングして、トレンチ６３０の側壁に堆積された材料のみを残す。他の実施形態においては、単一の工程で、ゲート絶縁積層体の異なる層を形成し、その後、マスキングし、で方向性エッチングを行う。
【００４０】
縦型選択ゲート６１０は、トレンチ６３０の反対側の側壁に形成された絶縁層６４２と、絶縁層６４２に形成された制御ゲート６４４とから構成されたゲート絶縁積層体を有する。選択ゲート６１０のゲート絶縁積層体は、以下のように形成される。すなわち、縦型ＮＲＯＭメモリセル６０２と同様に、トレンチ６３０を覆うようにゲート絶縁積層体の各材料を順次積層する。ただし、絶縁層６２０及び電荷捕獲層６２２の堆積はスキップする。本発明に係る一実施形態においては、まず、ＮＲＯＭメモリセル６０２の絶縁層６２０及び電荷捕獲層６２２が形成され、その後、ＮＲＯＭメモリセル６０２のゲート間絶縁層６２４／制御ゲート６０６、そして選択ゲート６１０の絶縁層６４２／制御ゲート６４４が、連続して形成される。
【００４１】
Ｎ＋ドーピング領域６２６は、トレンチ６３０の隆起領域の上部及びトレンチ６３０の底部に形成され、縦型ＮＲＯＭメモリセル／ゲート絶縁積層体６０２のソース／ドレイン領域及び選択ゲート６１０のソース／ドレイン領域を形成する。また、Ｎ＋領域は、メモリセル６０２と選択ゲート６１０とを接続し、縦型ＮＯＲメモリ構造体６０４を形成し、さらに、縦型ＮＯＲ構成のメモリセル構造体６０４をビット線６１２に接続する。ここで、Ｎ＋ソース／ドレイン領域６２６の形成は、ＮＲＯＭメモリセル６０２及び選択ゲート６１０のゲート絶縁積層体の形成前又は形成後のどちらに行ってもよい。
【００４２】
図６Ｂにおいて、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００は、一連の縦型ＮＯＲ構成のメモリセル構造体６０４から形成される。各縦型ＮＯＲ構成のメモリセル構造体６０４は、縦型ＮＲＯＭメモリセル６０２と接続された選択ゲート６１０を有し、選択ゲートのドレインは、第１ビット／データ線６１２に接続され、ＮＲＯＭ６０２のソース／ドレインは、第２ビット／データ線６１２に接続される。
【００４３】
縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００を作製する場合、一連の基板柱状部６２８が、それら柱状部の間にトレンチ６３０が位置するように、基板６０８に構成される。そして、縦型ＮＲＯＭメモリセル６０２と選択ゲート６１０がトレンチ６３０内の柱状部６２８の側壁に形成され、縦型ＮＯＲ構成のメモリセル構造体６０４が形成される。縦型ＮＲＯＭメモリセル６０２と選択ゲート６１０は、各柱状部６２８が側壁に選択ゲート６１０、又は、ＮＲＯＭメモリセルを有するように、交互パターン（ＮＲＯＭ−選択ゲート、選択ゲート−ＮＲＯＭ、ＮＲＯＭ−選択ゲート）で形成される。
【００４４】
Ｎ＋ドーピング領域６２６は、柱状部６２８の最上部及びトレンチ６３０の底部に形成され、ソース及びドレイン領域を形成する。トレンチ６３０の底部に形成されたＮ＋領域は、各縦型ＮＯＲ構成のメモリセル構造体６０４のメモリセル６０２と選択ゲート６１０とを接続する。柱状部６２８の最上部に形成されたＮ＋領域は、各縦型ＮＯＲ構成のメモリセル構造体６０４の選択ゲート６１０のドレイン及びＮＲＯＭメモリセル６０２のソースとをそれぞれビット線６１２に接続する。ここで、Ｎ＋ソース／ドレイン領域６２６の形成は、ＮＲＯＭメモリセル６０２及び選択ゲート６１０のゲート絶縁積層体の形成前又は形成後のどちらに行ってもよい。
【００４５】
さらに、ここでは、通常、酸化物絶縁体で形成される絶縁領域は、縦型ＮＯＲ構成のメモリセル構造体６０４の隣接する行間に用いられ、各行を隣接する行から絶縁する。これら絶縁領域は、基板６０８内に延在し、Ｐウェルが形成される。この場合、各Ｐウェルは、縦型ＮＯＲ構成のメモリセル構造体６０４の単一の行を含み、この行は、アレイ６００の他の行から絶縁された状態でバイアスをかけることができる。また、制御ゲート／ワードアドレス線６０６と選択線６４０は、これら絶縁領域を横切って、縦型ＮＯＲ構成のメモリセル構造体６０４の複数の行に渡って、各制御ゲート／ワードアドレス線６０６と各選択線６４０が、複数のＮＲＯＭメモリセル６０２の動作と複数の選択ゲート６１０の動作を、それぞれ制御する。
【００４６】
上述のように、図６Ｃは、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００の等価回路図６２０であり、ＮＲＯＭメモリセル６０２及び基板接続部６２２を示している。縦型ＮＲＯＭメモリセル６０２及び縦型選択ゲート６１０は、交互パターン（ＮＲＯＭ−選択ゲート、選択ゲート−ＮＲＯＭ、ＮＲＯＭ−選択ゲート）で形成されて、隣接する縦型ＮＯＲ構成のメモリセル構造体６０４の選択ゲート６１０のドレインとＮＲＯＭメモリセル６０２のソース／ドレイン領域との両方が、単一のビット線６１２に接続される。また、非交互パターンも可能である。さらに、縦型ＮＲＯＭメモリセル６０２、選択ゲート６１０及び縦型ＮＲＯＭメモリセル構造体６０４の他のアレイパターンも可能であり、本開示の効果を有した他のアレイパターンが可能なことは、当業者にとっては明らかである。
【００４７】
図６Ａ〜図６Ｃの縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００では、縦型ＮＯＲ構成のメモリセル構造体６０４における各ＮＲＯＭメモリセル６０２及び選択ゲート６１０のチャネル長は、最小加工寸法ではなく、トレンチ６３０の深さによって決まる。本発明の実施形態に係る縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００及び縦型ＮＯＲ構成のメモリセル構造体６０４の縦型構造によって、従来の平面型ＮＲＯＭメモリセル１個が占有していた領域と同等の面積領域に、電荷分離に関する問題の影響を受けない１つの縦型ＮＲＯＭメモリセル６０２と接続された１つの選択ゲート６１０とを含むことができるようなＮＯＲ構成のＮＲＯＭメモリアレイを製造することができる。
【００４８】
ビット線６１２と各ＮＲＯＭメモリセル６０２のソース／ドレインとを接続する選択ゲート６１０を付加することにより、ＮＲＯＭメモリセル６０２をビット線６１２から絶縁することが可能となり、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００のＮＲＯＭメモリセル６０２の書き込み及び消去の両方において利点をもつ。消去においては、接続された選択ゲート６１０により、選択ゲート６１０の後ろにある各メモリセル６０２を絶縁することによって、ＮＲＯＭメモリセル６０２の過消去問題を回避することが可能となる。このため、ＮＲＯＭメモリセル６０２がデプレッションモードにおいて過消去状態になった場合でも、電流を流すことによる、接続されたビット線６１２上の他のメモリセル６０２の読み出しにエラーが生じることがない。このように、過消去によるデータ読み出しエラーの可能性が低減され、このため、ＮＯＲ構成のＮＲＯＭメモリアレイ６００において、（時間又は電圧において）より大きな消去パルス、場合によっては、単一消去パルスのみを用いることで、消去処理の高速化が可能となる。さらに、消去パルス時間及び電圧を増加させることで、必要となる消去確認の回数を減らすか、場合によっては、削除することもできる。また、接続された選択ゲート６１０は、１以上のＮＲＯＭメモリセル６０２の分離消去が可能となり、個々のＮＲＯＭメモリセル６０２、１以上の選択されたデータワード、データセグメント、又は、消去ブロックの消去ができるようになる。
【００４９】
書き込みにおいては、接続された選択ゲート６１０が、メモリセル６０２をビット線６１２から絶縁するか、又は、メモリセル６０２のビット線６１２からの影響を和らげることによって、アレイ６００におけるＮＲＯＭメモリセル６０２の書き込み擾乱を軽減する。これによって、擾乱の可能性を増やすことなく、書き込み電圧パルスをより長く、より高くすることができる。
【００５０】
図７Ａ〜図７Ｄは、本発明の実施形態に係る縦型ＮＲＯＭセル、縦型選択ゲート及びＮＡＮＤ構成のＮＲＯＭメモリ列を示す。図７Ａは、縦型選択ゲート７１０を有する簡略化された縦型ＮＡＮＤ構成のＮＲＯＭメモリ列７０４の側面図を示す。図７Ｂは、縦型ＮＡＮＤ構成のＮＲＯＭメモリ列７０４の等価回路図７２０であり、ＮＲＯＭメモリセル７０２及び基板接続部７３４を示している。図７Ｃは、簡略化された縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００の側面図を示す。図７Ｄは、本発明の一実施形態の等価回路図を示す。また、図７Ａ及び図７Ｃからわかるように、縦型ＮＡＮＤ構成のメモリ列７０４においては、２つの縦型に形成されたトランジスタが、平面型トランジスタ１個が占めるであろう領域を占める（上方から見ると４Ｆ2の面積であり、各トランジスタは２Ｆ2の面積を有する）。ここで「Ｆ」は、規定のプロセス技術におけるフォトリソグラフィの最小分解能の大きさである。各トランジスタは１ビットデータを記憶できるので、データ記憶密度は、２Ｆ2単位面積あたり１ビットとなる。これにより、例えば、Ｆ＝０．１ミクロンの場合、記憶密度は、０．５ギガビット／平方センチメートルとなる。
【００５１】
図７Ａでは、一連の縦型に形成されたＮＲＯＭメモリセル７０２が、直列のＮＲＯＭ ＮＡＮＤ列７０４（典型的には８個、１６個、３２個、又は、さらに多い個数のセル）の形態に、互いに接続されている。図７Ａ〜図７Ｄの縦型ＮＡＮＤ ＮＲＯＭメモリアレイ列７０４では、一連の基板柱状部７２８が、それら柱状部の間にトレンチ７３０が位置するように、基板７０８に形成される。そして縦型ＮＲＯＭメモリセル７０２は、トレンチ７３０内の柱状部７２８の側壁に形成される。各縦型ＮＲＯＭメモリセル７０２は、基板柱状部７２８の側壁に形成される（１つのトレンチ７３０に対して２つのＮＲＯＭメモリセル７０２）。また、各縦型ＮＲＯＭメモリセル７０２は、側壁表面に形成された絶縁層７２０と、絶縁層７２０に形成された電荷捕獲層（通常はポリシリコン）７２２と、電荷捕獲層７２２に形成されたゲート間絶縁層７２４と、ゲート間絶縁層７２４に形成された制御ゲート７０６（通常は制御ゲート線に形成され、ワード線として知られている）とで構成されたゲート絶縁積層体を有する。
【００５２】
一実施形態においては、基板柱状部７２８及びトレンチ７３０は、基板７０８に積層されるマスク材をパターニングして、トレンチ７３０に異方性エッチングすることで、形成される。一実施形態においては、ＮＲＯＭメモリセル７０２のゲート絶縁積層体は、以下のように形成される。すなわち、柱状部７２８及びトレンチ７３０を覆うようにゲート絶縁積層体の各材料を順次積層した後、マスキングし、積層した各層を方向性エッチングして、柱状部７２８の側壁に堆積された材料のみを残す。他の実施形態においては、単一工程で、ゲート絶縁積層体の異なる層を形成し、その後、マスキングし、方向性エッチングを行う。
【００５３】
Ｎ＋ドーピング領域７２６は、基板柱状部７２８の最上部、及び、各縦型ＮＲＯＭメモリセル／ゲート絶縁積層体７０２の間のトレンチ７３０の底部に形成され、隣接するＮＲＯＭメモリセル７０２のソース及びドレイン領域を形成して、メモリセル７０２を互いに接続する。これによって、縦型ＮＡＮＤ構成のメモリ列７０４を形成する。ここで、Ｎ＋ソース／ドレイン領域７２６の形成は、ＮＲＯＭメモリセル／ゲート絶縁積層体７０２の形成前、又は、形成後のどちらに行ってもよい。
【００５４】
選択ゲート７１０は、ＮＡＮＤ型ＮＲＯＭメモリ列７０４の両端に形成され、ゲート選択線に接続されて、ＮＡＮＤ型ＮＲＯＭメモリ列７０４の両端部をひとつのビット線接続部７１２に選択的に接続する。縦型選択ゲート７１０は、側壁に形成された絶縁層７４２と、絶縁層７４２に形成された制御ゲート７４４とから構成されたゲート絶縁積層体を有する。選択ゲート７１０のゲート絶縁積層体は、以下のように形成される。すなわち、縦型ＮＲＯＭメモリセル７０２と同様に、柱状部７２８及びトレンチ７３０を覆うようにゲート絶縁積層体の各材料を順次積層する。ただし、絶縁層７２０及び電荷捕獲層７２２の堆積はスキップする。また、Ｎ＋領域７２６によって、縦型ＮＡＮＤ構成のＮＲＯＭ列７０４の第１及び最後のメモリセル７０２が選択ゲート７１０に接続され、さらに、縦型ＮＡＮＤ構成のＮＲＯＭ列７０４がビット線７１２に接続される。
【００５５】
上述のように、図７Ｂは、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００の等価回路図であり、本発明の実施形態に係る、縦型ＮＲＯＭメモリセル７０２、選択ゲート７１０、ビット線接続部７１２及び基板接続部７３４を示している。図に示すように、この回路図は、従来の平面型ＮＡＮＤ構成のＮＲＯＭメモリ列と同様の等価回路となっている。
【００５６】
図７Ｃにおいては、本発明の一実施形態に係る縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００の部分が、一連の縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４から構成される。図７Ｃでは、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００における縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４の隣接する各組が、縦型選択ゲート７１０を通じて接続され、柱状部７２８の最上部に形成されたＮ＋ドーピング領域７２６によって、ひとつの共通ビット線７１２に接続される。
【００５７】
さらに、通常、酸化物絶縁体で形成される絶縁領域が、縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４の間に用いられ、各列７０４を隣接する列から絶縁する。これら絶縁領域は、基板７０８内に延在して、Ｐウェルが形成できるようになる。ここで、各Ｐウェルは、縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４を１つ含み、この列は、アレイ７００の他の列又は他の行から絶縁された状態でバイアスをかけることができる。さらに、制御ゲート／ワードアドレス線７０６と選択線７４０は、これら絶縁領域を橋渡しし、縦型NＡＮＤ構成のＮＲＯＭメモリセル列７０４の複数の行にわたって、各制御ゲート／ワードアドレス線７０６と各選択線７４０が、複数のＮＲＯＭメモリセル７０２の動作と複数の選択ゲート７１０の動作を、それぞれ制御する。
【００５８】
上述のように、図７Ｄは、図７Ｃの縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイの等価回路図であり、ＮＲＯＭメモリセル７０２及び隣接する列７０４の接続部分を示している。
【００５９】
図７Ａ〜図７Ｄの縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００において、縦型ＮＡＮＤ構成のメモリ列７０４における各ＮＲＯＭメモリセル７０２及び各選択ゲート７１０のチャネル長は、最小加工寸法ではなく、柱状部７２８及びトレンチ７３０の深さによって決まる。本発明の実施形態に係るＮＡＮＤ構成のＮＲＯＭメモリアレイ７００及びＮＡＮＤ構成のメモリ列７０４の縦型構造によって、所定の列の水平方向の長さに対する密度は、対応する平面型ＮＡＮＤ構成のＮＲＯＭメモリアレイ列の密度よりも２倍となり、そのような縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ列７０４及び選択ゲート７１０が製造できる。
【００６０】
ビット線７１２と縦型ＮＡＮＤ構成のメモリ列７０４のＮＲＯＭメモリセル７０２とを接続する選択ゲート７１０を付加することにより、縦型ＮＡＮＤ構成のメモリ列７０４のＮＲＯＭメモリセル７０２が１つ又は両方のビット線７１２から絶縁可能となり、縦型ＮＡＮＤ構成のメモリ列７０４の書き込み及び消去の両方において利点をもつ。消去においては、接続された選択ゲート７１０により、１つ以上の選択ゲート７１０の後ろにある各縦型ＮＡＮＤ構成のメモリ列７０４を絶縁することによって、ＮＲＯＭメモリセル７０２の過消去問題を回避することが可能となる。このため、縦型ＮＡＮＤ構成のメモリ列７０４のＮＲＯＭメモリセル７０２がデプレッションモード動作において過消去状態になった場合でも、同じビット線７１２に接続された他の縦型ＮＡＮＤ構成のメモリ列７０４の他のメモリセル７０２の読み出しエラーが生じることがない。このように、過消去によるデータ読み出しエラーの可能性が低減され、このため、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００において、より大きな消去パルス、場合によっては、単一消去パルスを用いることで、また、消去確認の回数を減らすか、又は、行わないことで、消去処理の高速化が可能となる。また、接続された選択ゲート７１０によって、１以上のＮＲＯＭメモリセル７０２の分離消去が可能となり、個々のＮＲＯＭメモリセル７０２、個々の縦型ＮＡＮＤ構成のメモリ列７０４、１以上の選択されたデータワード、又は、消去ブロックの消去ができるようになる。書き込みにおいては、接続された選択ゲート７１０が、縦型ＮＡＮＤ構成のメモリ列７０４のメモリセル７０２をビット線７１２から絶縁することで、アレイ７００におけるＮＲＯＭメモリセル７０２の書き込み擾乱を軽減する。これによって、擾乱の可能性を増やすことなく、書き込み電圧パルスをより長く、より高くすることができる。
【００６１】
図８Ａ〜図８Ｃは、製造工程の途中段階である、本発明の実施形態に係る縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ８００の縦型ＮＲＯＭセル８０２及び縦型選択ゲート８１０の３次元図を示す。ここで、選択ゲート８１０とビット線接続部及びソース線接続部の配置、数量を別として、ＮＡＮＤプロセスと同様の形成プロセスが、縦型ＮＯＲ型ＮＲＯＭメモリアレイ６００の形成に利用することができる。上述のように、縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ８００の作製において、一連の基板柱状部８２８が基板８０８に形成され、それら柱状部の間にトレンチ８３０が位置する。そして、縦型ＮＲＯＭメモリセル８０２と選択ゲート８１０が、トレンチ８３０内の柱状部８２８の側壁に形成される。基板柱状部８２８の連続する行の間には、ＮＲＯＭメモリセル８０２や選択ゲート８１０が形成されない柱状部８２８の面に、絶縁領域８３２が形成されて、縦型ＮＡＮＤ型ＮＲＯＭメモリ列８０４の各行を隣接する行から絶縁する。これら絶縁領域８３２は、一般には、酸化物絶縁体から形成される。
【００６２】
上述のように、各ＮＲＯＭメモリセルゲート絶縁積層体８０２の作製においては、まず、絶縁層８２０が側壁表面に形成され、次に、電荷捕獲層８２２が絶縁層８２０に形成される。さらに、ゲート間絶縁層８２４が電荷捕獲層８２２に形成され、そして、制御ゲート８０６がゲート間絶縁層８２４に形成される。各選択ゲートゲート絶縁積層体８１０の作製においては、絶縁層８４２が側壁表面に形成され、制御ゲート８４４が絶縁層８４２に形成される。
【００６３】
図８Ａにおいては、マスキング、及び、基板８０８にトレンチ８３０を異方性／方向性エッチングすることで、トレンチ８３０がすでに形成されている。また、Ｎ＋ドーピング領域８２６が、形成途中の基板柱状部８２８の最上部、及び、トレンチ８３０の底部に形成され、ＮＲＯＭメモリセル８０２のソース／ドレイン領域が形成されている。さらに、トレンチ８３０の側壁に、各ＮＲＯＭメモリセル８０２のゲート絶縁積層体が、一部形成されている。各トレンチ８３０には、選択ゲート８１０が形成される柱状部８２８を除いて、絶縁層８２０、電荷捕獲層８２２及びゲート間絶縁層８２４が、層材料の順次積層、マスキング、及び、方向性エッチングによって、形成される。
【００６４】
図８Ｂにおいては、柱状部８２８が形成され、ＮＡＮＤ構成のＮＲＯＭメモリ列８０４の一連の行における各柱状部の間の空間に、酸化物が充填され、絶縁領域８３２が形成されている。柱状部８２８の形成においては、ＮＡＮＤ構成のＮＲＯＭメモリ列８０４の行が、マスキングされ、方向性エッチングされる。また、このマスキング及びエッチング処理によって、ＮＲＯＭ層が個々の電荷捕獲層８２２に分割される。
【００６５】
図８Ｃにおいては、制御ゲート／ワード線８０６及び選択ゲート８１０／選択線８４０が形成されている。制御ゲート／ワード線８０６及び選択ゲート８１０／選択線８４０の形成においては、制御ゲート／ワード線８０６及び選択ゲート８１０／選択線８４０を形成する絶縁層及びポリシリコンが、柱状部８２８、トレンチ８３０及びメモリアレイ８００のＮＲＯＭメモリセル８０２の一部形成されたゲート絶縁積層体に、順次積層される。そして、マスク材の層が、ポリシリコン上に形成され、パターニングされる。余分のマスク材が除去された後、メモリアレイ８００を異方性／方向性エッチングして、積層されたポリシリコンの不要な部分が除去される。こうして、柱状部８２８及びトレンチ８３０の側壁に制御ゲート／ワード線８０６と選択ゲート８１０／選択線８４０が形成される。
【００６６】
ここで、縦型ＮＡＮＤ構成のＮＲＯＭ列８０４の間の絶縁領域８３２は、基板８０８内に延在し、Ｐウェルが形成される。Ｐウェルは、単一のＮＡＮＤ列８０４を含み、アレイ８００の他の列８０４から絶縁した状態でバイアスをかけることができる。また、制御ゲート／ワード線８０６と選択ゲート８１０／選択線８４０は、それら絶縁領域８３２を横切って、これによって、複数のＮＡＮＤメモリ列８０４にわたって、各制御ゲート／ワードアドレス線８０６が、ＮＲＯＭメモリセル８０２の動作を、各選択線８４０が、選択ゲート８１０の動作を、それぞれ制御する。
【００６７】
図８Ａ〜図８Ｃにおいて、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ８００の基板８０８は、Ｐ型ドーピングされている。基板接続部は、Ｐ型基板８０８にバイアスをかけるために用いられる。ここで、本発明の実施形態においては、基板ドーピング、基板バイアス、基板タイプ及び基板領域（これらとしては、シリコン−オン−サファイア（ＳＯＳ）技術、シリコン−オン−インシュレータ（ＳＯＩ）技術、薄膜フィルムトランジスタ（ＴＦＴ）技術、ドーピングやアンドープ半導体、半導体基材によって支持されるシリコンエピタキシャル層などがあるが、これらに制限されるものではない）の他の形態を用いてもよく、本発明の効果を有して他の形態が利用できることは、当業者にとっては明らかである。
【００６８】
本発明の実施形態に係るＮＲＯＭメモリセルは、複数の従来材料から形成することができる。ゲート絶縁積層体（ゲート絶縁層−電荷捕獲層−上部絶縁層）では、これら材料として、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、シリコンオキサイド−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物とシリコンオキサイドとの複合層、及び、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物と酸化物との複合層があるが、これらに制限されない。また、本発明に係る実施形態のＮＲＯＭメモリセルの電荷捕獲層材料としては、熱処理でなく湿式処理による酸化物、シリコンリッチ酸化物、シリコンリッチ酸化アルミニウム、シリコンオキシカーバイド、シリコンカーバイドナノ粒子を含むシリコンオキサイドと、Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物があるが、これらに制限されない。
【００６９】
上述のように、本発明の実施形態に係る縦型ＮＡＮＤ及びＮＯＲ構成のＮＲＯＭメモリ構造体、列及びアレイのＮＲＯＭメモリセルへの書き込みは、基板又はＰウェルに対して正のゲート電圧を有する従来の電子トンネル注入によって行うことができる。本発明の他の実施形態においては、書き込みは、チャネルホットエレクトロン注入（ＨＥＩ）によって行われる。本発明の実施形態に係るＮＲＯＭメモリセルの消去は、従来のトンネリング、又は、基板若しくはＰウェルに対して負の制御ゲート電圧を印加することで行うことができる。上述した書き込み、消去技術において、本発明の実施形態に係るＮＲＯＭメモリセルは、従来の平面型ＮＲＯＭメモリセルが行っていたような２ビット記憶として用いられる。 つまり、各ソース／ドレインの近傍の電荷捕獲層に電荷が蓄積され、１つのビットは順方向にバイアスを印加した場合に読み出し／書き込みが行われ、もう一方のビットは逆方向にバイアスを印加した場合に読み出し／書き込みが行われる。
【００７０】
本発明の別の実施形態では、増大された基板ホットエレクトロン注入（ＳＥＨＥ）がＮＲＯＭメモリセルの書き込みに、及び／又は、増大されたバンド間トンネリングで誘起される基板ホットホール注入（ＳＥＢＢＨＨ）がＮＲＯＭメモリセルの消去に、利用することができる。しかしながら、これらの動作に必要な電圧は低く、シングルビット記憶動作モードにだけ適合することができる。
【００７１】
図９は、本発明に係る縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００又は縦型ＮＯＲ構成のＮＲＯＭメモリセルアレイ６００を組み込むことが可能なメモリデバイス９００の機能ブロック図である。メモリデバイス９００は、プロセッサ９１０に接続される。プロセッサ９１０としては、マイクロプロセッサやその他の種類の制御回路を用いることができる。メモリデバイス９００とプロセッサ９１０は、電子システム９２０の一部を構成する。メモリデバイス９００は、本発明を理解容易にするためメモリの特徴に絞って簡略化されている。
【００７２】
メモリデバイスは、縦型ＮＲＯＭメモリセルと選択ゲート９３０とのアレイを含む。一実施形態においては、メモリセルは、縦型ＮＲＯＭメモリセルであり、メモリアレイ９３０は、行と列のバンクに配置される。メモリセルの各行の制御ゲートは、ワード線で接続され、一方、メモリセルのドレイン及びソース接続部は、ビット線に接続される。当技術分野では周知のように、セルのビット線への接続方法は、アレイがＮＡＮＤ構成かＮＯＲ構成か、で決まる。
【００７３】
アドレス／データバス９６２上を送られるアドレス信号をラッチするために、アドレスバッファ回路９４０が設けられる。アドレス信号は、行デコーダ９４４及び列デコーダ９４６で受信、デコードされ、メモリアレイ９３０にアクセスする。アドレス／データバス９６２上のアドレス入力の数は、メモリアレイ９３０の密度及び構成に依存することは、本明細書の記載によって、当業者は理解できるであろう。すなわち、メモリセル数とバンク及びブロック数が増加すると、入力アドレス数は増加する。ここで、独立のアドレスバスを通じて行う等のように他のアドレス入力方法も知られており、このような他のアドレス入力方法は、本明細書の記載によって、当業者は理解できよう。
【００７４】
メモリデバイス９００は、センス／バッファ回路９５０を用いてメモリアレイ列の電圧変化又は電流変化を検知することで、メモリアレイ９３０のデータを読み出す。一実施形態においては、センス／バッファ回路は、メモリアレイ９３０からデータ行を読み出し、ラッチするように接続される。データ入出力バッファ回路９６０によって、アドレス／データバス９６２の複数のデータ端子とプロセッサ／コントローラ９１０との間で双方向データ通信が可能となる。書き込み回路９５５は、メモリアレイへデータを書き込むために設けられる。
【００７５】
制御回路９７０において、プロセッサ９１０から制御端子９７２に送られる信号がデコードされる。これら信号は、データ読み出し処理、データ書込み処理、消去処理を含む、メモリアレイ９３０への処理の制御を行うために用いられる。制御回路９７０としては、ステートマシンやシーケンサやその他のコントローラを用いることができる。
【００７６】
本発明に係る縦型ＮＲＯＭメモリセルはＣＭＯＳに準拠したプロセスを用いるため、図９のメモリデバイス９００は、ＣＭＯＳプロセッサと共に埋め込まれたデバイスの形態をとることができる。
【００７７】
図９に示されたメモリデバイスは、メモリの特徴を理解容易にするため、簡略化されている。メモリの内部回路及び機能のより詳細な内容は当業者にとっては、周知である。
【００７８】
また、本発明の実施形態に係る他の縦型ＮＡＮＤ及びＮＯＲ構成のＮＲＯＭメモリ列、セグメント、アレイ及びメモリデバイスも利用可能であり、これは、本明細書の記載によって、当業者には明らかであろう。
【００７９】
ＮＯＲ又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル及び縦型選択ゲートを利用するようにしたＮＲＯＭ ＥＥＰＲＯＭメモリデバイスが、記述された。本発明の実施形態に係るメモリは、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、セグメント及びアレイを形成する。これらＮＲＯＭメモリセル構成によって、以下のような、選択ゲートを構成要素として含んだ高密度メモリデバイス又はアレイが可能となる。すなわち、上述のデバイス又はアレイにおいては、通常の半導体製造プロセスで製造可能な加工寸法を利用することができ、かつ、通常のマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題の影響を受けることがない。さらに、このメモリセル構成においては、対応するビット／データ線及び／又はソース線からＮＲＯＭメモリセルを絶縁する選択ゲートの後ろにＮＲＯＭメモリセルを置くことによって、擾乱及び過消去問題を低減することが可能となる。
【００８０】
本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図されたいかなる配置構成も、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。従って、本願は本発明のいかなる改変、変形をもカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。
【００８１】
本願は、同一出願人により２００４年１月３０日に出願された米国特許出願第１０／７６９，１１６号（代理人整理番号４００．２６１ＵＳ０１号）（発明の名称「縦型デバイス４Ｆ2ＥＥＰＲＯＭメモリ」）に関連する。
【図面の簡単な説明】
【００８２】
【図１】図１は、典型的な従来技術に係るＮＲＯＭセルの断面図である。
【図２】図２は、１００ｎｍより小さいチャネルを有する典型的な従来技術に係るＮＲＯＭセルの断面図である。
【図３Ａ】図３Ａは、ＮＲＯＭメモリセルにおける消去動作の説明図である。
【図３Ｂ】図３Ｂは、ＮＲＯＭメモリセルにおける消去動作の説明図である。
【図４Ａ】図４Ａは、従来技術に係る平面型ＮＡＮＤ型ＮＲＯＭメモリアレイの説明図である。
【図４Ｂ】図４Ｂは、従来技術に係る平面型ＮＡＮＤ型ＮＲＯＭメモリアレイの説明図である。
【図４Ｃ】図４Ｃは、従来技術に係る平面型ＮＡＮＤ型ＮＲＯＭメモリアレイの説明図である。
【図５Ａ】図５Ａは、従来技術に係る平面型ＮＯＲ型ＮＲＯＭメモリアレイの説明図である。
【図５Ｂ】図５Ｂは、従来技術に係る平面型ＮＯＲ型ＮＲＯＭメモリアレイの説明図である。
【図５Ｃ】図５Ｃは、従来技術に係る平面型ＮＯＲ型ＮＲＯＭメモリアレイの説明図である。
【図６Ａ】図６Ａは、本発明の実施形態に係る縦型ＮＯＲ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図６Ｂ】図６Ｂは、本発明の実施形態に係る縦型ＮＯＲ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図６Ｃ】図６Ｃは、本発明の実施形態に係る縦型ＮＯＲ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ａ】図７Ａは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ｂ】図７Ｂは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ｃ】図７Ｃは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ｄ】図７Ｄは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図８Ａ】図８Ａは、本発明の実施形態に係る、ＮＲＯＭメモリセル及び選択ゲートを有する縦型ＮＡＮＤ型ＮＲＯＭメモリアレイの構成図である。
【図８Ｂ】図８Ｂは、本発明の実施形態に係る、ＮＲＯＭメモリセル及び選択ゲートを有する縦型ＮＡＮＤ型ＮＲＯＭメモリアレイの構成図である。
【図８Ｃ】図８Ｃは、本発明の実施形態に係る、ＮＲＯＭメモリセル及び選択ゲートを有する縦型ＮＡＮＤ型ＮＲＯＭメモリアレイの構成図である。
【図９】図９は、本発明の実施形態に係る電子システムのブロック図である。
【符号の説明】
【００８３】
１００…制御ゲート １０１、１０４…酸化物層
１０３…窒化物層
１０５、１０６、２０５、２０６…電荷捕獲領域
１０９、１１１…ソース／ドレイン領域 １１０…チャネル領域
３００…閾値電圧分布図 ３０２…書き込み状態
３０４…消去状態 ３０６…過消去状態
３１０…ビット線 ３１２…メモリアレイ
３１４…電流 ３１６…ＮＲＯＭメモリセル
４００…平面型ＮＯＲ構成ＮＲＯＭメモリアレイ
４０２…ＮＲＯＭメモリセル ４０６…ワード線
４０８、６０８、７０８、８０８…基板 ４１２、６１２…ビット線
４２０…ＮＯＲ構成ＮＲＯＭメモリアレイ４００の等価回路図
４２２、５２２、７３４…基板接続部
５００…ＮＡＮＤ構成ＮＲＯＭメモリアレイ
５０２…ＮＲＯＭメモリセル
５０４…平面型ＮＡＮＤ構成ＮＲＯＭメモリ列
５０６、６０６、６４４、８０６、８４４…制御ゲート
５０８、６２０、６４２、７２０、８２０、８４２…絶縁層
５１０…選択ゲート ５１２、７１２…ビット線接続部
５２０…ＮＡＮＤ構成ＮＲＯＭメモリ列５０４の等価回路図
６００…縦型ＮＯＲ構成ＮＲＯＭメモリアレイ
６０２、７０２、８０２…縦型ＮＲＯＭメモリセル
６０４…縦型ＮＯＲ構成メモリセル構造体
６１０、７１０、８１０…縦型選択ゲート
６２２、７２２、８２２…電荷捕獲層
６２４、７２４、８２４…ゲート間絶縁層
６２６、７２６、８２６…Ｎ＋ソース／ドレイン領域
６２８、７２８、８２８…柱状部 ６３０、７３０、８３０…トレンチ
６４０、７４０、８４０…選択線
７００、８００…縦型ＮＡＮＤ構成ＮＲＯＭメモリアレイ
７０４、８０４…縦型ＮＡＮＤ構成ＮＲＯＭメモリ列
７０６…第１制御ゲート ８３２…絶縁領域
９００…メモリデバイス ９１０…プロセッサ
９２０…電子システム ９３０…メモリアレイ
９４０…アドレスバッファ回路 ９４４…行デコーダ
９４６…列デコーダ ９５０…センス／バッファ回路
９５５…書き込み回路 ９６０…データ入出力バッファ回路
９６２…アドレス／データバス ９７０…制御回路
９７２…制御端子 Ｌ…チャネル長
【技術分野】
【０００１】
本発明は、一般には、集積回路に関し、より詳細には、ＥＥＰＲＯＭメモリデバイスに関する。
【背景技術】
【０００２】
通常、メモリデバイスは、コンピュータ内に内部記憶領域として設けられる。メモリという用語は、集積回路チップの形態をとるデータ記憶装置を示す。電子技術の分野では、現在、様々な種類のメモリが用いられており、一般的なタイプの１つとして、ＲＡＭ（ランダムアクセスメモリ）がある。ＲＡＭは、コンピュータ環境において、メインメモリとして多く使用されている。ＲＡＭは、読み出し、書き込みに関するものである。すなわち、データをＲＡＭに書き込み、また、読み出すことが可能である。これは、データを読み出すだけのリードオンリーメモリ（ＲＯＭ）とは異なっている。大部分のＲＡＭは、揮発性、すなわち、記憶を保持するため電流を定常的に流す必要がある。そのため、電源をオフにすると、ＲＡＭ内のデータは失われる。
【０００３】
通常、コンピュータには、コンピュータを起動するための命令を有する少数のＲＯＭが設けられている。ＲＡＭと異なり、ＲＯＭには書き込みができない。ＥＥＰＲＯＭ（電気的消去可能及び書き込み可能な読み出し専用メモリ）は、特殊なタイプの不揮発性ＲＯＭであり、これは、電荷の作用を受けることで消去を行うことができる。ＥＥＰＲＯＭは、電気的に絶縁されたゲート（浮遊ゲート）を有するメモリセルを多数備える。データは、その浮遊ゲートにおける電荷の形態で、メモリセル内に記憶される。電荷は、特有の書き込み動作及び消去動作によって、浮遊ゲートへ転送されたり、取り除かれたりする。
【０００４】
さらに別のタイプの不揮発性メモリとして、フラッシュメモリがある。フラッシュメモリは、ＥＥＰＲＯＭの一種であり、通常は、１バイト単位ではなく、ブロック単位で消去及び書き込みが行われる。一般に、フラッシュメモリは、メモリアレイを備えており、このメモリアレイは、多数のメモリセルを有する。各メモリセルは、電荷保持可能な浮遊ゲート電界効果トランジスタを有している。セル内のデータは、浮遊ゲートにおける電荷の有無により、判断される。このセルは、通常、「消去ブロック」と呼ばれる単位にグループ分けされている。一般に、フラッシュメモリアレイのメモリセルは、「ＮＯＲ」型（各セルは直接ビット線に接続される）又は「ＮＡＮＤ」型（セルは、セル列に接続され、すなわち各セルはビット線に間接的に接続され、アクセスするためにはセル列の他のセルも動作させる必要がある）に構成される。消去ブロック内の各セルは、浮遊ゲートに電荷を蓄積することによって、ランダムに、電気的に書き込むことができる。電荷は、ブロック消去動作によって、浮遊ゲートから取り除くことができる。この場合、消去ブロック内の全ての浮遊ゲートメモリセルが、単一の動作で消去される。
【０００５】
フラッシュメモリの最近のタイプの１つとして、窒化物読み出し専用メモリ（ＮＲＯＭ）がある。ＮＲＯＭは、フラッシュメモリの特徴をいくつか備えているが、従来のフラッシュメモリに必要な特殊な製造プロセスを必要とせず、このため、ＮＲＯＭ集積回路は、標準のＣＭＯＳプロセスを用いることで実現することができる。このような独自の特徴により、ＮＲＯＭメモリセルにおいては、各セルに多数のデータビット（典型的には各セルに２ビット）を記憶させることができるものもある。
【０００６】
図１は、チャネル長Ｌを有する従来技術に係るＮＲＯＭメモリセルの断面図である。このセルは、酸化物−窒化物−酸化物（ＯＮＯ）層上に形成された制御ゲート１００から構成される。ＯＮＯ層は、窒化物層１０３の最上部の酸化物層１０１で構成され、この窒化物層１０３に、電荷がセルの種々の状態に応じて蓄積される。一実施形態では、セルは、窒化物層１０３に２ビットデータを記憶するための電荷捕獲領域１０５、１０６を有する。この窒化物層１０３は、基板上の別の酸化物層１０４上に堆積される。
【０００７】
ゲート１００の両端部には、２つのソース／ドレイン領域１０９、１１１が、設けられる。このソース／ドレイン領域１０９、１１１は、２つのソース／ドレイン領域１０９と１１１との間のチャネル領域１１０によって、接続される。各ソース／ドレイン領域１０９又は１１１の機能（ソースとして機能するか、ドレインとして機能するか）は、ビット捕獲領域１０５、１０６のうちのどちらが読み出されているか、書き込まれているかで決まる。例えば、読み出し動作においては、電荷が、左側のソース／ドレイン領域１１１に入力され、右側のソース／ドレイン領域１０９から出力される場合、左側がソース１１１であり、右側がドレイン１０９となる。そして、データビット電荷が、窒化物層１０３上のソース１１１側のビット捕獲領域１０６に蓄積される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
集積回路プロセス技術の向上に伴い、製造業者は、製造されるデバイスの加工寸法を低減し、ＩＣ回路やメモリアレイの密度を増大しようとしている。特にＮＲＯＭメモリアレイにおいては、メモリアレイを構成するＮＲＯＭメモリセルのチャネル長及び列内のメモリセル間の間隔は、所定の領域に配置できるメモリセルの数量に大きな影響を及ぼすため、アレイの密度や得られるメモリデバイスのサイズに直接的な影響をもたらす。さらに、多くの場合、プロセス可能な最小加工寸法を実現する以前に、デバイスの加工寸法は、デバイス特性によって制限されてしまう。特にＮＲＯＭデバイスにおいては、チャネル長を小さくしていくと、デバイス動作特性で決定される最小サイズとなる。ここで、図２は、１００ｎｍより小さいチャネル長を有する従来技術に係る平面型ＮＲＯＭデバイスを示す。この場合、チャネル長が短いため、２データビット／セルＮＲＯＭデバイスの電荷捕獲領域２０５と２０６が重なってしまう。この重なりによって、データ書込みエラーやデータ読み出しエラーが発生する恐れがある。
【０００９】
浮遊ゲートメモリセルアレイやＮＲＯＭメモリセルアレイにおいては、さらに別の問題として、メモリセルが過消去されてしまうという問題がある。ＮＲＯＭメモリセルは、ＭＯＳＦＥＴトランジスタと同様の構造であり、制御ゲートが、チャネル、ソース及びドレインから、絶縁物によって絶縁される。さらに、絶縁された電荷捕獲層が、絶縁物内に形成される。ＭＯＳＦＥＴトランジスタと同様に、ＮＲＯＭメモリセル／トランジスタを選択、すなわち、動作させる場合に電流が流れるが、電荷捕獲層に捕獲された電荷は、動作（チャネル内の電流）の方向に依存して、ＮＲＯＭトランジスタの電流量に影響を及ぼし、動作方向において、閾値を上昇させたり、下降させたりする。ＮＲＯＭメモリセルの書き込み、又は、消去において、電荷は、ＮＲＯＭトランジスタの電気的に絶縁された電荷捕獲層へ送られたり、取り除かれたりする。この際、ＮＲＯＭトランジスタ／メモリセルの電荷捕獲層から、電荷が過剰に取り除かれると、選択されていない場合でも動作方向に電流が流れる。このような過消去の状態にあるＮＲＯＭトランジスタは、共有されたビット線及び／又はメモリ列の電流に影響を及ぼし、これら共通ビット線及び／又はメモリ列を通じて他のメモリセルから読み出されるデータを破損する可能性がある。
【００１０】
上述した理由、及び当業者であれば明細書に記載された内容を理解することによって明らかとなるであろう以下に述べる理由により、本技術分野において、電荷捕獲領域の重なりがなく、過消去処理特性が改善された、より狭い素子間隔の高密度なＮＲＯＭメモリアレイを製造する方法及び構成が求められている。
【課題を解決するための手段】
【００１１】
過消去処理特性が改善された、素子間隔がより狭く、高密度なＮＲＯＭメモリアレイを製造する際に伴う上述した問題及びその他の問題は、本発明によって解決され、また、以下の明細書を検討することによって理解されるであろう。
【００１２】
本発明の実施形態に係るＮＲＯＭ ＥＥＰＲＯＭメモリデバイス及びアレイは、ＮＯＲ型又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル、及び、縦型選択ゲートを有効に利用するものである。本発明に係るメモリの実施形態では、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ型及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、メモリセグメント（区分された領域）及びメモリアレイを形成する。これらＮＲＯＭメモリセル構成によって、一体的に選択ゲートを有するメモリデバイス又はメモリアレイをより高密度にすることが可能となる。これらメモリデバイス又はメモリアレイは、半導体製造プロセスによって作製可能な加工寸法を利用することができ、かつ、典型的なマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題の影響を受けることがない。さらに、上述のメモリセル構造は、ＮＲＯＭメモリセルとそれらに関連したビット／データ線とを絶縁する選択ゲートの後ろに、ＮＲＯＭメモリセルを配置することによって、擾乱（ｄｉｓｔｕｒｂ）及び過消去問題を軽減することが可能となる。
【００１３】
本発明の一実施形態においては、メモリデバイスは、複数の柱状部とそれら柱状部の間にある複数のトレンチを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、複数のメモリセル構造体と、を備える。各メモリセル構造体は、１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、その１つのトレンチの第２側壁に形成された選択ゲートとを有する。その選択ゲートは、そのトレンチの底部に形成された第１ソース／ドレイン領域によって、ＮＲＯＭメモリセルに接続される。
【００１４】
本発明の別の実施形態においては、ＮＲＯＭメモリセル構造体は、２つの隆起領域を有し、これら隆起領域の間にトレンチが形成された基板を有する。ＮＲＯＭメモリセルは、トレンチの第１側壁に縦型に形成され、選択ゲートメモリセルは、トレンチの第２側壁に縦型に形成される。このＮＲＯＭメモリセルが、トレンチの底部のソース／ドレイン領域によって、選択ゲートに接続される。
【００１５】
本発明のさらに別の実施形態においては、ＮＲＯＭメモリセル構造体の形成方法が提供される。この方法は、基板上に２つの隆起領域を形成し、これら隆起領域の間にトレンチを形成するステップを有する。さらに、トレンチの第１側壁にＮＲＯＭメモリセルを形成するステップと、トレンチの第２側壁に選択ゲートを形成するステップと、トレンチの底部にソース／ドレイン領域を形成するステップと、を含む。
【００１６】
本発明の他の実施形態においては、ＮＡＮＤ型ＮＲＯＭメモリセル列は、１以上の隆起領域を有し、かつ、それら領域の間にトレンチが形成された基板を有する。複数のＮＲＯＭメモリセルは、トレンチの側壁に縦型に形成され、また、１以上の隆起領域の最上部、及び、トレンチの底部に形成されたソース／ドレイン領域によって、直列の列に接続される。さらに、列の第１ＮＲＯＭメモリセルは第１選択ゲートに接続される。
【００１７】
本発明のさらに他の実施形態においては、メモリアレイは、複数の柱状部とそれら柱状部の間にあるトレンチを有する基板を備える。複数のＮＲＯＭメモリセルは、複数の柱状部と複数のトレンチの側壁に縦型に形成され、また、複数の柱状部の最上部、及び、トレンチの底部に形成されたソース／ドレイン領域によって、接続されて、複数のＮＡＮＤ型メモリ列となる。さらに、各ＮＡＮＤ型メモリ列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、また、各ＮＡＮＤ型メモリ列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続される。
【００１８】
本発明の別の実施形態においては、ＮＡＮＤ型メモリセル列の形成方法が提供される。この方法は、基板上に１以上の隆起領域を形成し、それら隆起領域の間にトレンチを形成するステップを備える。さらに、それら１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成するステップと、それら１以上の隆起領域の最上部、及び、それらトレンチの底部に１以上のソース／ドレイン領域を形成するステップと、その列の第１ＮＲＯＭメモリセルに接続される第１縦型選択ゲートとその列の最後のＮＲＯＭメモリセルに接続される第２縦型選択ゲートとを形成するステップと、を備える。
【００１９】
さらに、他の実施形態が説明される。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明の好ましい実施形態を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な好ましい実施形態を例示している。これら実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の意図及び範囲を逸脱することなく、論理的、機械的、電気的な変更を加えて発明を実施してもよい。上述の記載及び以下の記載において用いられる用語ウェハ及び基板は、いかなる半導体構造体基材をも含む。両用語とも、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドーピングされた及びアンドープの半導体、半導体基材によって支持されたシリコンエピタキシャル層、当業者に周知のその他の半導体構造体とを含むものと理解されるべきである。さらに、以下の記載において、ウェハ又は基板に言及される場合、それより前の工程によって、半導体基材に領域／接合部が形成されていてもよい。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、添付されたクレーム及びその均等物によってのみ定義されるものである。
【００２１】
本発明の実施形態に係るＮＲＯＭ ＥＥＰＲＯＭメモリデバイス及びアレイは、ＮＯＲ又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル、及び、縦型選択ゲートを有効に利用するものである。本発明に係るメモリの実施形態では、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、メモリセグメント及びメモリアレイを形成する。これらＮＲＯＭメモリセル構成によって、構成要素である選択ゲートを有するメモリデバイス又はメモリアレイをより高密度にすることが可能となる。これらメモリデバイス又はメモリアレイは、半導体製造プロセスによって作製可能な加工寸法を利用することができ、かつ、典型的なマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題を被ることがない。本発明の実施形態では、ＮＲＯＭメモリセル／ゲートを縦方向に構成することによって、ＮＲＯＭメモリセルのチャネル長を効果的に電荷分離ができるような適切な長さに保持した状態で、メモリアレイセルの密度を増大させ、製造可能な最小加工寸法が利用できる。さらに、上述のメモリセル構造体は、ＮＲＯＭメモリセルとそれらに関連したビット／データ線及び／又はソース線とを絶縁する選択ゲートの後ろに、ＮＲＯＭメモリセルを配置することによって、擾乱及び過消去問題を軽減することが可能となる。
【００２２】
上述のように、集積回路プロセス技術の向上に伴って、製造業者は、製造されるデバイスの加工寸法を低減して、ＩＣ回路やメモリアレイの密度を増大させようとしている。多くの場合、プロセス可能な最小加工寸法を実現する以前に、デバイスの加工寸法は、デバイス特性によって制限されてしまう。つまり、ＮＡＮＤ型及びＮＯＲ型のＮＲＯＭ ＥＥＰＲＯＭメモリアレイにおいて、チャネル長を小さくし、列内のメモリセル間の間隔を小さくしていくと、メモリアレイを構成するＮＲＯＭメモリセルのデバイス動作特性により決定されるような最小サイズになる。このため、プロセス技術によって、より小さい加工寸法及び／又はチャネル長が実現できるとしても、メモリセルアレイの最大密度が制限されてしまう。特に、これは、メモリセルの実装面積（例えば、メモリセルチャネル幅）における小さな変化やアレイにおけるセル密度が、全体のアレイサイズや得られる記憶容量に大きな影響を及ぼすような種類の大容量メモリにおいて、問題となる。
【００２３】
上述のように、ＮＲＯＭメモリセルへの書き込みは、メモリセルの電荷捕獲層に電荷を書き加え、蓄積させることである。しかしながら、上述したように、これらデバイスの独自の特性の理由により、ＮＲＯＭメモリセルは、各セルに複数のデータビットを記憶することも可能であり、典型的なＮＲＯＭメモリセルトランジスタにおける２ビットの記憶では、各ソース／ドレイン領域の近傍の電荷捕獲層に１データビットが記憶される。この場合、ＮＲＯＭメモリセルトランジスタでは、ソース／ドレイン領域（ソース／ドレインの機能は相互に切り替わる）の電流の順方向及び逆方向の状態で読み出し、書き込みが行われ、２つの記憶されたデータビットの書き込み、読み出し、及び、消去のためのアクセスが可能になる。各ソース／ドレイン領域の機能（ソースとして機能するか、ドレインとして機能するか）は、ビット捕獲領域のうちのどちらが読み出されるか、書き込まれるかで決まる。例えば、読み出し動作においては、電荷が、左側のソース／ドレイン領域に入力され、右側のソース／ドレイン領域から出力される場合、左側がソースとなり、右側がドレインとなる。そして、データビット電荷が、窒化物層上のソース側のビット捕獲領域に記憶される。電荷捕獲層に電子が局在して記憶されるため、ＮＲＯＭメモリセルを読み出す際、ソースとして動作するソース／ドレイン領域の最近傍の電荷捕獲層に蓄積された電荷だけが、デバイスを流れる電流に影響を及ぼす。もう一方のソース／ドレイン領域近傍に記憶された電荷は、読み飛ばされ（ｒｅａｄ ｔｈｒｏｕｇｈ）、最小限の影響ですむ。ＮＲＯＭメモリセルトランジスタのビットは、記憶された各データビットに対して、読み出しの方向とは逆のバイアス／逆の電流方向の状態で、書き込まれる。
【００２４】
通常、ＮＲＯＭメモリセルは、エンハンスメント型ＭＯＳトランジスタとして電気的には動作する、つまり、電流を流すためにはゲート及びチャネルに正の電圧を印加する必要がある。ドレインとしてバイアスされたソース／ドレイン領域近傍のＮＲＯＭトランジスタ／メモリセルの電荷捕獲層に捕獲された電荷の有無によって、このバイアス方向における閾値電圧特性が変化し、その結果、ある所定のゲートチャネル電圧においてトランジスタを流れる電流の量が変動する。選択されたバイアス方向におけるＮＲＯＭトランジスタメモリセルの有効閾値電圧は、ソースとして動作するソース／ドレイン領域近傍の電荷捕獲層への電子の蓄積に伴って増加し、また、蓄積された電荷が取り除かれるに伴って減少する。ＥＥＰＲＯＭメモリアレイにおけるＮＲＯＭメモリセルでは、ソースとしてバイアスされたソース／ドレイン領域に接続されたデータ／ビット線と制御ゲートに選択された読み出し電圧レベルを印加して、メモリセルにアクセスすることによって、読み出しが行われる。通常、ドレインとしてバイアスされたソース／ドレイン領域に接続されたビット／データ線を流れるＮＲＯＭメモリセルの電流量から、記憶されたデータが検知される。
【００２５】
ＥＥＰＲＯＭメモリアレイのＮＲＯＭメモリセルへの書き込みにおいては、通常、ファウラ−ノルドハイム トンネリング（ＦＮ−トンネリング）かチャネルホットエレクトロン注入（ＨＥＩ）のいずれか１つによって、電子はメモリセルの電荷捕獲層へ送られる。増大された基板ホットエレクトロン注入（ＳＥＨＥ）のようなＮＲＯＭメモリセルの書き込みの別の形態も知られており、また、利用されるが、マルチビット動作に対しては適当ではない。ＦＮ−トンネリングは、通常、チャネルに対してＮＲＯＭメモリセルに正の制御ゲート電圧を印加して、電荷捕獲層へ電子をトンネル注入することによって、行われる。チャネルホットエレクトロン注入（ＨＥＩ）は、通常、制御ゲートとＮＲＯＭメモリセルのドレインとしてバイアスされたソース／ドレイン領域とに正の電圧を印加し、ソースとしてバイアスされたソース／ドレイン領域に低電圧を印加して、又は、接地して、電荷捕獲層に電子を注入することによって、行われる。多くの場合、書き込み電圧は、繰り返しパルスであり、書き込み処理をチェックするためメモリセルが読み出され、ＮＲＯＭメモリセルに対して、より正確な書き込みが行われる。
【００２６】
ＥＥＰＲＯＭメモリアレイのＮＲＯＭメモリセルの消去は、通常型のトンネリングか、又は、チャネルに対して負の制御ゲート電圧を印加することによって、行われる。また、増大されたバンド間トンネリングで誘起される基板ホットホール注入（ＳＥＢＢＨＨ）のような消去の別の形態も、ＮＲＯＭメモリセルの消去に用いられるが、マルチビット動作に対しては、適当ではない。ＥＥＰＲＯＭでは、均等に消去するために、多くの場合、メモリセルを消去するための電圧を印加する前に、消去すべきデータセグメント内のＮＲＯＭメモリセル全てに書き込みを行う。書き込みと同様に、消去電圧は、通常、繰り返しパルスであり、各パルスの後に、ＮＲＯＭメモリセルが消去されているか、また、書き込まれていない場合のしきい値電圧状態に戻っているかを確認するため、メモリセルがチェックされる。
【００２７】
問題として、消去処理中に、「過消去」状態になることで、ＮＲＯＭメモリセルトランジスタの電荷捕獲層、又は、各電荷捕獲領域から電荷が過剰に取り除かれることがある。そのような場合、ＮＲＯＭメモリセルトランジスタの閾値電圧を変化させるだけの電荷が取り除かれ、その結果、トランジスタがデプレッション型デバイスとして動作してしまう、つまり、選択されたバイアス方向において電流を遮断するには、負の制御ゲート−チャネル電圧を印加する必要がある。この状態では、ソースに対して制御ゲートに負の電圧を印加しない限り、メモリによって選択されなかった場合でも、ＮＲＯＭメモリセルトランジスタには電流が流れてしまう。過消去状態にあるＮＲＯＭメモリセルが選択されない場合でも、上述の「過消去」状態及び選択されたバイアス方向において得られる電流が、共通ビット線を共有する別のＮＲＯＭメモリセルの値の読み出しを妨げ、読み出しデータを破損する恐れがある。
【００２８】
ＮＲＯＭメモリセルにおける過消去問題を複雑化している要因として、ＮＲＯＭメモリセルの消去（電荷捕獲層又は電荷捕獲領域からの電荷の除去）において、全てが同じ速度で行われるわけではないということがある。通常、１以上のいわゆる「高速消去」メモリセルがあり、そのようなメモリセルは、消去のために選択された他のメモリセル群よりも速く消去される。このような高速消去ＮＲＯＭメモリセル群の予期せぬ過消去の可能性を最小限に抑えるため、ＮＲＯＭ ＥＥＰＲＯＭやフラッシュメモリデバイス／アレイの多くは、通常、上述した複雑で時間のかかる、消去用繰り返しパルス電圧によるメモリセル確認（ｖｅｒｉｆｙ）処理を利用して、ＮＲＯＭメモリセルの消去を行っている。
【００２９】
図３Ａは、ある所定のアレイにおけるＮＲＯＭメモリセルの閾値電圧分布図３００であり、ＮＲＯＭメモリデバイスでは典型的である、ある所定のバイアス方向における書き込み状態３０２及び消去状態３０４にあるＮＲＯＭメモリセルの閾値電圧の分布釣鐘曲線を示す。図３Ａは、また、過消去（デプレッションモード）状態３０６になって、消去されてしまうセルの数を示す。図３Ｂは、メモリアレイ３１２のビット線３１０と、読み出すために選択／動作されていない過消去状態にあるＮＲＯＭメモリセル３１６を流れる電流３１４を示す。
【００３０】
ＥＥＰＲＯＭやフラッシュメモリアレイのメモリセルに影響を及ぼす別の問題としては、「擾乱（ｄｉｓｔｕｒｂ）」がある。通常、擾乱は、以下のように起こる。すなわち、ＮＲＯＭメモリセルセグメントや消去ブロックに対する書き込みや消去に用いられる電圧が上昇し、別のＮＲＯＭメモリセルにおける別の電荷捕獲領域に記憶された書き込み値を「擾乱」して、データを破壊し、読み出す際にエラーを引き起こす。一般に、書き込み、又は、消去されるメモリセルと共通ワード線、ビット線、又は、ソース線を共有しているセルが擾乱を被る。
【００３１】
本発明の実施形態では、ＮＲＯＭメモリセルを縦型に構成し、選択ゲートでセルを絶縁することによって、ＮＲＯＭメモリセルのチャネル長を適切なデバイス動作ができるようなサイズにすると同時に、メモリアレイセルの密度を増大させ、また、製造可能な最小加工寸法を利用できるようにする。さらに、縦型に構成して、トランジスタの有効な表面積を増大し、選択ゲートを組み込むことによって、擾乱及び過消去問題を軽減することが可能となり、信頼性が向上し、より高速で書き込み、消去が行えるようになる。
【００３２】
上述したように、ＥＥＰＲＯＭやフラッシュメモリアレイ構成における一般的な２つのタイプとしては、「ＮＡＮＤ」構成や「ＮＯＲ」構成がある。そのように呼ばれる理由は、各基本メモリセルの構成が、対応する論理ゲート設計に対して共通の構造をもつからである。ＮＯＲアレイ構成においては、メモリアレイのＮＲＯＭメモリセルは、ＲＡＭ又はＲＯＭと同様なマトリックスに配置される。アレイマトリックスの各ＮＲＯＭメモリセルのゲートは、ワード選択線（ワード線）に、行ごとで、接続され、ソース／ドレイン領域は、列ビット線に接続される。ＮＯＲ構成のＮＲＯＭメモリアレイは、ゲートに接続されたワード線を選択して、ＮＲＯＭメモリセルの行を動作させる行デコーダによって、アクセスされる。そして、接続されたソース線から接続された列ビット線に、書き込み状態に応じた異なる電流を流すことによって、選択されたメモリセルの行が、列ビット線に、記憶させるデータ値を配置する。ビット線のひとつの列ページが選択され、検知され、各データワードは、その列ページから検知されたデータワードから選択され、メモリから送られる。
【００３３】
また、ＮＡＮＤアレイ構成においても、ＮＲＯＭメモリセルのアレイは、マトリックスに配置されて、そのアレイの各ＮＲＯＭメモリセルのゲートがワード線に、行ごとに、接続される。しかしながら、各メモリセルは、ソース線及び列ビット線に直接接続されない。代わりに、アレイのメモリセルは、典型的には８個、１６個、３２個、又はそれ以上ごとに、列で配置され、その列内のメモリセルは、共通ソース線と列ビット線との間をソースからドレインへと直列に接続される。これによって、ＮＡＮＤアレイ構成では、比較となるＮＯＲアレイよりも高密度なメモリセルを有することができるが、一般には、アクセス速度が遅く、書き込みも複雑となる。
【００３４】
ＮＡＮＤ構成のＮＲＯＭメモリアレイは、ゲートに接続されたワード選択線を選択して、ＮＲＯＭメモリセルの行を動作させる行デコーダによって、アクセスされる。さらに、各列の選択されていないメモリセルのゲートに接続されたワード線も、駆動される。しかしながら、一般に、各列の選択されていないメモリセルは、高ゲート電圧で駆動されるが、それらセルは、パストランジスタとして動作し、それらセルに記憶されたデータ値によって制限されないように電流を通過させる。この際、電流は、直列に接続された列の各ＮＲＯＭメモリセルを通って、ソース線から列ビット線へ流れるが、読み出すために選択された各列のメモリセルのみによって制限される。このようにして、選択されたメモリセルの行の電流エンコードされた記憶データビット（ｃｕｒｒｅｎｔ ｅｎｃｏｄｅｄ ｓｔｏｒｅｄ ｄａｔａ ｖａｌｕｅｓ）を列ビット線に配置する。ビット線の列ページが選択され、検知されて、それぞれのデータワードは、その列ページから検知されたデータワードの中から選択され、メモリから送られる。
【００３５】
図４Ａ、図４Ｂ及び図４Ｃは、従来技術に係るＥＥＰＲＯＭ又はフラッシュメモリデバイスの平面型ＮＲＯＭメモリアレイの簡略図である。図４Ａは、平面型ＮＯＲ構成のＮＲＯＭメモリアレイ４００の平面図であり、図４Ｂは、平面型ＮＲＯＭメモリアレイ４００の側面図である。図４Ａ、図４Ｂ及び図４Ｃでは、ＮＲＯＭメモリセル４０２は、ビット線４１２及びワード線４０６を有するＮＯＲ型メモリアレイの形態で、接続されている。ビット／ソース線４１２は、基板４０８に堆積されたＮ＋ドーピング領域から、局在するように形成される。各ＮＲＯＭメモリセル４０２は、ビット線４１２であるＮ＋ドーピング領域の間に形成されたゲート絶縁積層体を有し、それらＮ＋ドーピング領域をドレイン及びソースとして利用する。ゲート絶縁積層体は、基板４０８の最上部にある絶縁層、その絶縁層上に形成された電荷捕獲層、その電荷捕獲層を覆うように形成されたゲート間絶縁層、及び、そのゲート間絶縁層を覆うように形成された制御ゲート４０６（一般にはワード線４０６と一体で形成され、制御ゲート線として知られている）とで構成される。図４Ｃは、ＮＯＲ構成のＮＲＯＭメモリアレイ４００の等価回路図４２０であり、ビット線、ワード線及び基板接続部４２２に接続されたＮＲＯＭメモリセル４０２を示している。
【００３６】
図５Ａ、図５Ｂ及び図５Ｃは、従来技術のＥＥＰＲＯＭ又はフラッシュメモリデバイスの平面型ＮＡＮＤ ＮＲＯＭメモリアレイの簡略図である。図５Ａは、ＮＡＮＤ構成のＮＲＯＭメモリアレイ５００の平面型ＮＡＮＤ ＮＲＯＭメモリ列５０４の平面図であり、図５Ｂは、平面型ＮＡＮＤ ＮＲＯＭメモリ列５０４の側面図である。図５Ａ及び図５Ｂにおいては、一連のＮＲＯＭメモリセル５０２は、直列ＮＡＮＤ列５０４（典型的には８個、１６個、３２個、或いはそれ以上）の形態で接続されている。各ＮＲＯＭメモリセル５０２は、基板５０８の最上部にある絶縁層、その絶縁層上に形成された電荷捕獲層、その電荷捕獲層を覆うように形成されたゲート間絶縁層、及び、そのゲート間絶縁層を覆うように形成された制御ゲート５０６（一般には制御ゲート線で形成され、ワード線として知られている）とで構成されるゲート絶縁積層体を有する。Ｎ＋ドーピング領域は、各ゲート絶縁積層体の間に形成され、隣接するＮＲＯＭメモリセルのソース／ドレイン領域を形成する。また、ソース／ドレイン領域は、ＮＡＮＤ列５０４のセルを互いに接続する接続部としても動作する。選択ゲート５１０は、ＮＡＮＤ ＮＲＯＭ列５０４の両端に形成され、ゲート選択線に接続される。そして、ＮＡＮＤ ＮＲＯＭ列５０４の両端部をビット線接続部５１２に対して選択的に接続する。図５Ｃは、ＮＡＮＤ構成のＮＲＯＭメモリ列５０４の等価回路図５２０であり、ＮＲＯＭメモリセル５０２と基板接続部５２２とを示している。
【００３７】
本発明の実施形態では、縦型ＮＲＯＭメモリセル及び縦型ゲート構造体が利用される。縦型メモリセルの形成方法としては、２００２年６月２１日に出願された米国特許出願第１０／１７７，２０８号 発明の名称「１ビット／１Ｆ2の記憶密度を有する縦型ＮＲＯＭ」及び１９９９年８月１０日に特許公報が発行された米国特許第５，９３６，２７４号 発明の名称「高密度フラッシュメモリ」がある（両文献とも本出願と同一出願人である）。また、縦型スプリット制御ゲートの形成方法としては、２０００年１１月２１日に特許公報が発行された米国特許第６，１５０，６８７号 発明の名称「埋め込まれたソース／ドレイン及び２重ゲートを有する縦型トランジスタを有するメモリセル」及び２０００年６月６日に特許公報が発行された米国特許第６，０７２，２０９号 発明の名称「埋め込まれたビット線及びワード線を有する４Ｆ2折り返しビット線型ＤＲＡＭセル構造体」がある（両文献とも本出願と同一出願人である）。
【００３８】
図６Ａ〜図６Ｃは、本発明の実施形態に係るＮＯＲ構成のＮＲＯＭメモリアレイの縦型ＮＲＯＭメモリセルと縦型選択ゲートを示す。図６Ａは、縦型ＮＯＲ構成のメモリセル構造体６０４を簡略化した側面図であり、図６Ｂは、縦型ＮＯＲメモリアレイ６００の側面図である。図６Ｃは、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００の等価回路図６２０であり、ＮＲＯＭメモリセル６０２及び基板接続部６２２を示している。ここで、ＮＯＲ構成のＮＲＯＭメモリアレイ６００が、ＥＥＰＲＯＭ又はフラッシュメモリのアレイ及びデバイスに使用される。図６Ａ及び図６Ｂからわかるように、１つの縦型ＮＯＲ構成のメモリセル構造体６０４では、縦型に形成された２つのトランジスタが、１つの平面型ＮＲＯＭトランジスタが占めるであろう領域を占める（上方から見ると４Ｆ2の面積であり、各トランジスタは２Ｆ2の面積を有する）。ここで「Ｆ」は、規定のプロセス技術におけるフォトリソグラフィの最小分解能の大きさである。
【００３９】
図６Ａでは、縦型に形成されたＮＲＯＭメモリセル６０２と選択ゲート６１０とが、縦型ＮＯＲ構成のメモリセル構造体６０４において直列に接続されている。縦型ＮＯＲ構成のメモリセル構造体６０４を作製する場合、トレンチ６３０が、基板６０８に形成される。そして、縦型ＮＲＯＭメモリセル６０２と縦型選択ゲート６１０が、トレンチ６３０の側壁に形成される。縦型ＮＲＯＭメモリセル６０２は、トレンチ側壁の表面に形成される絶縁層６２０、絶縁層６２０に形成される電荷捕獲層６２２（典型的には窒化物）、ＮＲＯＭ６２２に積層されるゲート間絶縁層６２４、及び、ゲート間絶縁層６２４を覆うように形成される制御ゲート６０６（典型的には制御ゲート線の形態で形成され、ワード線として知られている）とで構成されるゲート絶縁積層体を有する。一実施形態においては、基板トレンチ６３０は、基板６０８上に積層されるマスク材をパターニングし、トレンチ６３０に異方性エッチングすることで、形成される。一実施形態においては、ＮＲＯＭメモリセル６０２のゲート絶縁積層体は、以下のように形成される。すなわち、トレンチ６３０を覆うようにゲート絶縁積層体の各材料を順次積層した後、マスキングし、積層した各層を方向性エッチングして、トレンチ６３０の側壁に堆積された材料のみを残す。他の実施形態においては、単一の工程で、ゲート絶縁積層体の異なる層を形成し、その後、マスキングし、で方向性エッチングを行う。
【００４０】
縦型選択ゲート６１０は、トレンチ６３０の反対側の側壁に形成された絶縁層６４２と、絶縁層６４２に形成された制御ゲート６４４とから構成されたゲート絶縁積層体を有する。選択ゲート６１０のゲート絶縁積層体は、以下のように形成される。すなわち、縦型ＮＲＯＭメモリセル６０２と同様に、トレンチ６３０を覆うようにゲート絶縁積層体の各材料を順次積層する。ただし、絶縁層６２０及び電荷捕獲層６２２の堆積はスキップする。本発明に係る一実施形態においては、まず、ＮＲＯＭメモリセル６０２の絶縁層６２０及び電荷捕獲層６２２が形成され、その後、ＮＲＯＭメモリセル６０２のゲート間絶縁層６２４／制御ゲート６０６、そして選択ゲート６１０の絶縁層６４２／制御ゲート６４４が、連続して形成される。
【００４１】
Ｎ＋ドーピング領域６２６は、トレンチ６３０の隆起領域の上部及びトレンチ６３０の底部に形成され、縦型ＮＲＯＭメモリセル／ゲート絶縁積層体６０２のソース／ドレイン領域及び選択ゲート６１０のソース／ドレイン領域を形成する。また、Ｎ＋領域は、メモリセル６０２と選択ゲート６１０とを接続し、縦型ＮＯＲメモリ構造体６０４を形成し、さらに、縦型ＮＯＲ構成のメモリセル構造体６０４をビット線６１２に接続する。ここで、Ｎ＋ソース／ドレイン領域６２６の形成は、ＮＲＯＭメモリセル６０２及び選択ゲート６１０のゲート絶縁積層体の形成前又は形成後のどちらに行ってもよい。
【００４２】
図６Ｂにおいて、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００は、一連の縦型ＮＯＲ構成のメモリセル構造体６０４から形成される。各縦型ＮＯＲ構成のメモリセル構造体６０４は、縦型ＮＲＯＭメモリセル６０２と接続された選択ゲート６１０を有し、選択ゲートのドレインは、第１ビット／データ線６１２に接続され、ＮＲＯＭ６０２のソース／ドレインは、第２ビット／データ線６１２に接続される。
【００４３】
縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００を作製する場合、一連の基板柱状部６２８が、それら柱状部の間にトレンチ６３０が位置するように、基板６０８に構成される。そして、縦型ＮＲＯＭメモリセル６０２と選択ゲート６１０がトレンチ６３０内の柱状部６２８の側壁に形成され、縦型ＮＯＲ構成のメモリセル構造体６０４が形成される。縦型ＮＲＯＭメモリセル６０２と選択ゲート６１０は、各柱状部６２８が側壁に選択ゲート６１０、又は、ＮＲＯＭメモリセルを有するように、交互パターン（ＮＲＯＭ−選択ゲート、選択ゲート−ＮＲＯＭ、ＮＲＯＭ−選択ゲート）で形成される。
【００４４】
Ｎ＋ドーピング領域６２６は、柱状部６２８の最上部及びトレンチ６３０の底部に形成され、ソース及びドレイン領域を形成する。トレンチ６３０の底部に形成されたＮ＋領域は、各縦型ＮＯＲ構成のメモリセル構造体６０４のメモリセル６０２と選択ゲート６１０とを接続する。柱状部６２８の最上部に形成されたＮ＋領域は、各縦型ＮＯＲ構成のメモリセル構造体６０４の選択ゲート６１０のドレイン及びＮＲＯＭメモリセル６０２のソースとをそれぞれビット線６１２に接続する。ここで、Ｎ＋ソース／ドレイン領域６２６の形成は、ＮＲＯＭメモリセル６０２及び選択ゲート６１０のゲート絶縁積層体の形成前又は形成後のどちらに行ってもよい。
【００４５】
さらに、ここでは、通常、酸化物絶縁体で形成される絶縁領域は、縦型ＮＯＲ構成のメモリセル構造体６０４の隣接する行間に用いられ、各行を隣接する行から絶縁する。これら絶縁領域は、基板６０８内に延在し、Ｐウェルが形成される。この場合、各Ｐウェルは、縦型ＮＯＲ構成のメモリセル構造体６０４の単一の行を含み、この行は、アレイ６００の他の行から絶縁された状態でバイアスをかけることができる。また、制御ゲート／ワードアドレス線６０６と選択線６４０は、これら絶縁領域を横切って、縦型ＮＯＲ構成のメモリセル構造体６０４の複数の行に渡って、各制御ゲート／ワードアドレス線６０６と各選択線６４０が、複数のＮＲＯＭメモリセル６０２の動作と複数の選択ゲート６１０の動作を、それぞれ制御する。
【００４６】
上述のように、図６Ｃは、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００の等価回路図６２０であり、ＮＲＯＭメモリセル６０２及び基板接続部６２２を示している。縦型ＮＲＯＭメモリセル６０２及び縦型選択ゲート６１０は、交互パターン（ＮＲＯＭ−選択ゲート、選択ゲート−ＮＲＯＭ、ＮＲＯＭ−選択ゲート）で形成されて、隣接する縦型ＮＯＲ構成のメモリセル構造体６０４の選択ゲート６１０のドレインとＮＲＯＭメモリセル６０２のソース／ドレイン領域との両方が、単一のビット線６１２に接続される。また、非交互パターンも可能である。さらに、縦型ＮＲＯＭメモリセル６０２、選択ゲート６１０及び縦型ＮＲＯＭメモリセル構造体６０４の他のアレイパターンも可能であり、本開示の効果を有した他のアレイパターンが可能なことは、当業者にとっては明らかである。
【００４７】
図６Ａ〜図６Ｃの縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００では、縦型ＮＯＲ構成のメモリセル構造体６０４における各ＮＲＯＭメモリセル６０２及び選択ゲート６１０のチャネル長は、最小加工寸法ではなく、トレンチ６３０の深さによって決まる。本発明の実施形態に係る縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００及び縦型ＮＯＲ構成のメモリセル構造体６０４の縦型構造によって、従来の平面型ＮＲＯＭメモリセル１個が占有していた領域と同等の面積領域に、電荷分離に関する問題の影響を受けない１つの縦型ＮＲＯＭメモリセル６０２と接続された１つの選択ゲート６１０とを含むことができるようなＮＯＲ構成のＮＲＯＭメモリアレイを製造することができる。
【００４８】
ビット線６１２と各ＮＲＯＭメモリセル６０２のソース／ドレインとを接続する選択ゲート６１０を付加することにより、ＮＲＯＭメモリセル６０２をビット線６１２から絶縁することが可能となり、縦型ＮＯＲ構成のＮＲＯＭメモリアレイ６００のＮＲＯＭメモリセル６０２の書き込み及び消去の両方において利点をもつ。消去においては、接続された選択ゲート６１０により、選択ゲート６１０の後ろにある各メモリセル６０２を絶縁することによって、ＮＲＯＭメモリセル６０２の過消去問題を回避することが可能となる。このため、ＮＲＯＭメモリセル６０２がデプレッションモードにおいて過消去状態になった場合でも、電流を流すことによる、接続されたビット線６１２上の他のメモリセル６０２の読み出しにエラーが生じることがない。このように、過消去によるデータ読み出しエラーの可能性が低減され、このため、ＮＯＲ構成のＮＲＯＭメモリアレイ６００において、（時間又は電圧において）より大きな消去パルス、場合によっては、単一消去パルスのみを用いることで、消去処理の高速化が可能となる。さらに、消去パルス時間及び電圧を増加させることで、必要となる消去確認の回数を減らすか、場合によっては、削除することもできる。また、接続された選択ゲート６１０は、１以上のＮＲＯＭメモリセル６０２の分離消去が可能となり、個々のＮＲＯＭメモリセル６０２、１以上の選択されたデータワード、データセグメント、又は、消去ブロックの消去ができるようになる。
【００４９】
書き込みにおいては、接続された選択ゲート６１０が、メモリセル６０２をビット線６１２から絶縁するか、又は、メモリセル６０２のビット線６１２からの影響を和らげることによって、アレイ６００におけるＮＲＯＭメモリセル６０２の書き込み擾乱を軽減する。これによって、擾乱の可能性を増やすことなく、書き込み電圧パルスをより長く、より高くすることができる。
【００５０】
図７Ａ〜図７Ｄは、本発明の実施形態に係る縦型ＮＲＯＭセル、縦型選択ゲート及びＮＡＮＤ構成のＮＲＯＭメモリ列を示す。図７Ａは、縦型選択ゲート７１０を有する簡略化された縦型ＮＡＮＤ構成のＮＲＯＭメモリ列７０４の側面図を示す。図７Ｂは、縦型ＮＡＮＤ構成のＮＲＯＭメモリ列７０４の等価回路図７２０であり、ＮＲＯＭメモリセル７０２及び基板接続部７３４を示している。図７Ｃは、簡略化された縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００の側面図を示す。図７Ｄは、本発明の一実施形態の等価回路図を示す。また、図７Ａ及び図７Ｃからわかるように、縦型ＮＡＮＤ構成のメモリ列７０４においては、２つの縦型に形成されたトランジスタが、平面型トランジスタ１個が占めるであろう領域を占める（上方から見ると４Ｆ2の面積であり、各トランジスタは２Ｆ2の面積を有する）。ここで「Ｆ」は、規定のプロセス技術におけるフォトリソグラフィの最小分解能の大きさである。各トランジスタは１ビットデータを記憶できるので、データ記憶密度は、２Ｆ2単位面積あたり１ビットとなる。これにより、例えば、Ｆ＝０．１ミクロンの場合、記憶密度は、０．５ギガビット／平方センチメートルとなる。
【００５１】
図７Ａでは、一連の縦型に形成されたＮＲＯＭメモリセル７０２が、直列のＮＲＯＭ ＮＡＮＤ列７０４（典型的には８個、１６個、３２個、又は、さらに多い個数のセル）の形態に、互いに接続されている。図７Ａ〜図７Ｄの縦型ＮＡＮＤ ＮＲＯＭメモリアレイ列７０４では、一連の基板柱状部７２８が、それら柱状部の間にトレンチ７３０が位置するように、基板７０８に形成される。そして縦型ＮＲＯＭメモリセル７０２は、トレンチ７３０内の柱状部７２８の側壁に形成される。各縦型ＮＲＯＭメモリセル７０２は、基板柱状部７２８の側壁に形成される（１つのトレンチ７３０に対して２つのＮＲＯＭメモリセル７０２）。また、各縦型ＮＲＯＭメモリセル７０２は、側壁表面に形成された絶縁層７２０と、絶縁層７２０に形成された電荷捕獲層（通常はポリシリコン）７２２と、電荷捕獲層７２２に形成されたゲート間絶縁層７２４と、ゲート間絶縁層７２４に形成された制御ゲート７０６（通常は制御ゲート線に形成され、ワード線として知られている）とで構成されたゲート絶縁積層体を有する。
【００５２】
一実施形態においては、基板柱状部７２８及びトレンチ７３０は、基板７０８に積層されるマスク材をパターニングして、トレンチ７３０に異方性エッチングすることで、形成される。一実施形態においては、ＮＲＯＭメモリセル７０２のゲート絶縁積層体は、以下のように形成される。すなわち、柱状部７２８及びトレンチ７３０を覆うようにゲート絶縁積層体の各材料を順次積層した後、マスキングし、積層した各層を方向性エッチングして、柱状部７２８の側壁に堆積された材料のみを残す。他の実施形態においては、単一工程で、ゲート絶縁積層体の異なる層を形成し、その後、マスキングし、方向性エッチングを行う。
【００５３】
Ｎ＋ドーピング領域７２６は、基板柱状部７２８の最上部、及び、各縦型ＮＲＯＭメモリセル／ゲート絶縁積層体７０２の間のトレンチ７３０の底部に形成され、隣接するＮＲＯＭメモリセル７０２のソース及びドレイン領域を形成して、メモリセル７０２を互いに接続する。これによって、縦型ＮＡＮＤ構成のメモリ列７０４を形成する。ここで、Ｎ＋ソース／ドレイン領域７２６の形成は、ＮＲＯＭメモリセル／ゲート絶縁積層体７０２の形成前、又は、形成後のどちらに行ってもよい。
【００５４】
選択ゲート７１０は、ＮＡＮＤ型ＮＲＯＭメモリ列７０４の両端に形成され、ゲート選択線に接続されて、ＮＡＮＤ型ＮＲＯＭメモリ列７０４の両端部をひとつのビット線接続部７１２に選択的に接続する。縦型選択ゲート７１０は、側壁に形成された絶縁層７４２と、絶縁層７４２に形成された制御ゲート７４４とから構成されたゲート絶縁積層体を有する。選択ゲート７１０のゲート絶縁積層体は、以下のように形成される。すなわち、縦型ＮＲＯＭメモリセル７０２と同様に、柱状部７２８及びトレンチ７３０を覆うようにゲート絶縁積層体の各材料を順次積層する。ただし、絶縁層７２０及び電荷捕獲層７２２の堆積はスキップする。また、Ｎ＋領域７２６によって、縦型ＮＡＮＤ構成のＮＲＯＭ列７０４の第１及び最後のメモリセル７０２が選択ゲート７１０に接続され、さらに、縦型ＮＡＮＤ構成のＮＲＯＭ列７０４がビット線７１２に接続される。
【００５５】
上述のように、図７Ｂは、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００の等価回路図であり、本発明の実施形態に係る、縦型ＮＲＯＭメモリセル７０２、選択ゲート７１０、ビット線接続部７１２及び基板接続部７３４を示している。図に示すように、この回路図は、従来の平面型ＮＡＮＤ構成のＮＲＯＭメモリ列と同様の等価回路となっている。
【００５６】
図７Ｃにおいては、本発明の一実施形態に係る縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００の部分が、一連の縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４から構成される。図７Ｃでは、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００における縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４の隣接する各組が、縦型選択ゲート７１０を通じて接続され、柱状部７２８の最上部に形成されたＮ＋ドーピング領域７２６によって、ひとつの共通ビット線７１２に接続される。
【００５７】
さらに、通常、酸化物絶縁体で形成される絶縁領域が、縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４の間に用いられ、各列７０４を隣接する列から絶縁する。これら絶縁領域は、基板７０８内に延在して、Ｐウェルが形成できるようになる。ここで、各Ｐウェルは、縦型ＮＡＮＤ構成のＮＲＯＭメモリセル列７０４を１つ含み、この列は、アレイ７００の他の列又は他の行から絶縁された状態でバイアスをかけることができる。さらに、制御ゲート／ワードアドレス線７０６と選択線７４０は、これら絶縁領域を橋渡しし、縦型NＡＮＤ構成のＮＲＯＭメモリセル列７０４の複数の行にわたって、各制御ゲート／ワードアドレス線７０６と各選択線７４０が、複数のＮＲＯＭメモリセル７０２の動作と複数の選択ゲート７１０の動作を、それぞれ制御する。
【００５８】
上述のように、図７Ｄは、図７Ｃの縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイの等価回路図であり、ＮＲＯＭメモリセル７０２及び隣接する列７０４の接続部分を示している。
【００５９】
図７Ａ〜図７Ｄの縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００において、縦型ＮＡＮＤ構成のメモリ列７０４における各ＮＲＯＭメモリセル７０２及び各選択ゲート７１０のチャネル長は、最小加工寸法ではなく、柱状部７２８及びトレンチ７３０の深さによって決まる。本発明の実施形態に係るＮＡＮＤ構成のＮＲＯＭメモリアレイ７００及びＮＡＮＤ構成のメモリ列７０４の縦型構造によって、所定の列の水平方向の長さに対する密度は、対応する平面型ＮＡＮＤ構成のＮＲＯＭメモリアレイ列の密度よりも２倍となり、そのような縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ列７０４及び選択ゲート７１０が製造できる。
【００６０】
ビット線７１２と縦型ＮＡＮＤ構成のメモリ列７０４のＮＲＯＭメモリセル７０２とを接続する選択ゲート７１０を付加することにより、縦型ＮＡＮＤ構成のメモリ列７０４のＮＲＯＭメモリセル７０２が１つ又は両方のビット線７１２から絶縁可能となり、縦型ＮＡＮＤ構成のメモリ列７０４の書き込み及び消去の両方において利点をもつ。消去においては、接続された選択ゲート７１０により、１つ以上の選択ゲート７１０の後ろにある各縦型ＮＡＮＤ構成のメモリ列７０４を絶縁することによって、ＮＲＯＭメモリセル７０２の過消去問題を回避することが可能となる。このため、縦型ＮＡＮＤ構成のメモリ列７０４のＮＲＯＭメモリセル７０２がデプレッションモード動作において過消去状態になった場合でも、同じビット線７１２に接続された他の縦型ＮＡＮＤ構成のメモリ列７０４の他のメモリセル７０２の読み出しエラーが生じることがない。このように、過消去によるデータ読み出しエラーの可能性が低減され、このため、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００において、より大きな消去パルス、場合によっては、単一消去パルスを用いることで、また、消去確認の回数を減らすか、又は、行わないことで、消去処理の高速化が可能となる。また、接続された選択ゲート７１０によって、１以上のＮＲＯＭメモリセル７０２の分離消去が可能となり、個々のＮＲＯＭメモリセル７０２、個々の縦型ＮＡＮＤ構成のメモリ列７０４、１以上の選択されたデータワード、又は、消去ブロックの消去ができるようになる。書き込みにおいては、接続された選択ゲート７１０が、縦型ＮＡＮＤ構成のメモリ列７０４のメモリセル７０２をビット線７１２から絶縁することで、アレイ７００におけるＮＲＯＭメモリセル７０２の書き込み擾乱を軽減する。これによって、擾乱の可能性を増やすことなく、書き込み電圧パルスをより長く、より高くすることができる。
【００６１】
図８Ａ〜図８Ｃは、製造工程の途中段階である、本発明の実施形態に係る縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ８００の縦型ＮＲＯＭセル８０２及び縦型選択ゲート８１０の３次元図を示す。ここで、選択ゲート８１０とビット線接続部及びソース線接続部の配置、数量を別として、ＮＡＮＤプロセスと同様の形成プロセスが、縦型ＮＯＲ型ＮＲＯＭメモリアレイ６００の形成に利用することができる。上述のように、縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ８００の作製において、一連の基板柱状部８２８が基板８０８に形成され、それら柱状部の間にトレンチ８３０が位置する。そして、縦型ＮＲＯＭメモリセル８０２と選択ゲート８１０が、トレンチ８３０内の柱状部８２８の側壁に形成される。基板柱状部８２８の連続する行の間には、ＮＲＯＭメモリセル８０２や選択ゲート８１０が形成されない柱状部８２８の面に、絶縁領域８３２が形成されて、縦型ＮＡＮＤ型ＮＲＯＭメモリ列８０４の各行を隣接する行から絶縁する。これら絶縁領域８３２は、一般には、酸化物絶縁体から形成される。
【００６２】
上述のように、各ＮＲＯＭメモリセルゲート絶縁積層体８０２の作製においては、まず、絶縁層８２０が側壁表面に形成され、次に、電荷捕獲層８２２が絶縁層８２０に形成される。さらに、ゲート間絶縁層８２４が電荷捕獲層８２２に形成され、そして、制御ゲート８０６がゲート間絶縁層８２４に形成される。各選択ゲートゲート絶縁積層体８１０の作製においては、絶縁層８４２が側壁表面に形成され、制御ゲート８４４が絶縁層８４２に形成される。
【００６３】
図８Ａにおいては、マスキング、及び、基板８０８にトレンチ８３０を異方性／方向性エッチングすることで、トレンチ８３０がすでに形成されている。また、Ｎ＋ドーピング領域８２６が、形成途中の基板柱状部８２８の最上部、及び、トレンチ８３０の底部に形成され、ＮＲＯＭメモリセル８０２のソース／ドレイン領域が形成されている。さらに、トレンチ８３０の側壁に、各ＮＲＯＭメモリセル８０２のゲート絶縁積層体が、一部形成されている。各トレンチ８３０には、選択ゲート８１０が形成される柱状部８２８を除いて、絶縁層８２０、電荷捕獲層８２２及びゲート間絶縁層８２４が、層材料の順次積層、マスキング、及び、方向性エッチングによって、形成される。
【００６４】
図８Ｂにおいては、柱状部８２８が形成され、ＮＡＮＤ構成のＮＲＯＭメモリ列８０４の一連の行における各柱状部の間の空間に、酸化物が充填され、絶縁領域８３２が形成されている。柱状部８２８の形成においては、ＮＡＮＤ構成のＮＲＯＭメモリ列８０４の行が、マスキングされ、方向性エッチングされる。また、このマスキング及びエッチング処理によって、ＮＲＯＭ層が個々の電荷捕獲層８２２に分割される。
【００６５】
図８Ｃにおいては、制御ゲート／ワード線８０６及び選択ゲート８１０／選択線８４０が形成されている。制御ゲート／ワード線８０６及び選択ゲート８１０／選択線８４０の形成においては、制御ゲート／ワード線８０６及び選択ゲート８１０／選択線８４０を形成する絶縁層及びポリシリコンが、柱状部８２８、トレンチ８３０及びメモリアレイ８００のＮＲＯＭメモリセル８０２の一部形成されたゲート絶縁積層体に、順次積層される。そして、マスク材の層が、ポリシリコン上に形成され、パターニングされる。余分のマスク材が除去された後、メモリアレイ８００を異方性／方向性エッチングして、積層されたポリシリコンの不要な部分が除去される。こうして、柱状部８２８及びトレンチ８３０の側壁に制御ゲート／ワード線８０６と選択ゲート８１０／選択線８４０が形成される。
【００６６】
ここで、縦型ＮＡＮＤ構成のＮＲＯＭ列８０４の間の絶縁領域８３２は、基板８０８内に延在し、Ｐウェルが形成される。Ｐウェルは、単一のＮＡＮＤ列８０４を含み、アレイ８００の他の列８０４から絶縁した状態でバイアスをかけることができる。また、制御ゲート／ワード線８０６と選択ゲート８１０／選択線８４０は、それら絶縁領域８３２を横切って、これによって、複数のＮＡＮＤメモリ列８０４にわたって、各制御ゲート／ワードアドレス線８０６が、ＮＲＯＭメモリセル８０２の動作を、各選択線８４０が、選択ゲート８１０の動作を、それぞれ制御する。
【００６７】
図８Ａ〜図８Ｃにおいて、縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ８００の基板８０８は、Ｐ型ドーピングされている。基板接続部は、Ｐ型基板８０８にバイアスをかけるために用いられる。ここで、本発明の実施形態においては、基板ドーピング、基板バイアス、基板タイプ及び基板領域（これらとしては、シリコン−オン−サファイア（ＳＯＳ）技術、シリコン−オン−インシュレータ（ＳＯＩ）技術、薄膜フィルムトランジスタ（ＴＦＴ）技術、ドーピングやアンドープ半導体、半導体基材によって支持されるシリコンエピタキシャル層などがあるが、これらに制限されるものではない）の他の形態を用いてもよく、本発明の効果を有して他の形態が利用できることは、当業者にとっては明らかである。
【００６８】
本発明の実施形態に係るＮＲＯＭメモリセルは、複数の従来材料から形成することができる。ゲート絶縁積層体（ゲート絶縁層−電荷捕獲層−上部絶縁層）では、これら材料として、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、シリコンオキサイド−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物とシリコンオキサイドとの複合層、及び、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物と酸化物との複合層があるが、これらに制限されない。また、本発明に係る実施形態のＮＲＯＭメモリセルの電荷捕獲層材料としては、熱処理でなく湿式処理による酸化物、シリコンリッチ酸化物、シリコンリッチ酸化アルミニウム、シリコンオキシカーバイド、シリコンカーバイドナノ粒子を含むシリコンオキサイドと、Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物があるが、これらに制限されない。
【００６９】
上述のように、本発明の実施形態に係る縦型ＮＡＮＤ及びＮＯＲ構成のＮＲＯＭメモリ構造体、列及びアレイのＮＲＯＭメモリセルへの書き込みは、基板又はＰウェルに対して正のゲート電圧を有する従来の電子トンネル注入によって行うことができる。本発明の他の実施形態においては、書き込みは、チャネルホットエレクトロン注入（ＨＥＩ）によって行われる。本発明の実施形態に係るＮＲＯＭメモリセルの消去は、従来のトンネリング、又は、基板若しくはＰウェルに対して負の制御ゲート電圧を印加することで行うことができる。上述した書き込み、消去技術において、本発明の実施形態に係るＮＲＯＭメモリセルは、従来の平面型ＮＲＯＭメモリセルが行っていたような２ビット記憶として用いられる。 つまり、各ソース／ドレインの近傍の電荷捕獲層に電荷が蓄積され、１つのビットは順方向にバイアスを印加した場合に読み出し／書き込みが行われ、もう一方のビットは逆方向にバイアスを印加した場合に読み出し／書き込みが行われる。
【００７０】
本発明の別の実施形態では、増大された基板ホットエレクトロン注入（ＳＥＨＥ）がＮＲＯＭメモリセルの書き込みに、及び／又は、増大されたバンド間トンネリングで誘起される基板ホットホール注入（ＳＥＢＢＨＨ）がＮＲＯＭメモリセルの消去に、利用することができる。しかしながら、これらの動作に必要な電圧は低く、シングルビット記憶動作モードにだけ適合することができる。
【００７１】
図９は、本発明に係る縦型ＮＡＮＤ構成のＮＲＯＭメモリアレイ７００又は縦型ＮＯＲ構成のＮＲＯＭメモリセルアレイ６００を組み込むことが可能なメモリデバイス９００の機能ブロック図である。メモリデバイス９００は、プロセッサ９１０に接続される。プロセッサ９１０としては、マイクロプロセッサやその他の種類の制御回路を用いることができる。メモリデバイス９００とプロセッサ９１０は、電子システム９２０の一部を構成する。メモリデバイス９００は、本発明を理解容易にするためメモリの特徴に絞って簡略化されている。
【００７２】
メモリデバイスは、縦型ＮＲＯＭメモリセルと選択ゲート９３０とのアレイを含む。一実施形態においては、メモリセルは、縦型ＮＲＯＭメモリセルであり、メモリアレイ９３０は、行と列のバンクに配置される。メモリセルの各行の制御ゲートは、ワード線で接続され、一方、メモリセルのドレイン及びソース接続部は、ビット線に接続される。当技術分野では周知のように、セルのビット線への接続方法は、アレイがＮＡＮＤ構成かＮＯＲ構成か、で決まる。
【００７３】
アドレス／データバス９６２上を送られるアドレス信号をラッチするために、アドレスバッファ回路９４０が設けられる。アドレス信号は、行デコーダ９４４及び列デコーダ９４６で受信、デコードされ、メモリアレイ９３０にアクセスする。アドレス／データバス９６２上のアドレス入力の数は、メモリアレイ９３０の密度及び構成に依存することは、本明細書の記載によって、当業者は理解できるであろう。すなわち、メモリセル数とバンク及びブロック数が増加すると、入力アドレス数は増加する。ここで、独立のアドレスバスを通じて行う等のように他のアドレス入力方法も知られており、このような他のアドレス入力方法は、本明細書の記載によって、当業者は理解できよう。
【００７４】
メモリデバイス９００は、センス／バッファ回路９５０を用いてメモリアレイ列の電圧変化又は電流変化を検知することで、メモリアレイ９３０のデータを読み出す。一実施形態においては、センス／バッファ回路は、メモリアレイ９３０からデータ行を読み出し、ラッチするように接続される。データ入出力バッファ回路９６０によって、アドレス／データバス９６２の複数のデータ端子とプロセッサ／コントローラ９１０との間で双方向データ通信が可能となる。書き込み回路９５５は、メモリアレイへデータを書き込むために設けられる。
【００７５】
制御回路９７０において、プロセッサ９１０から制御端子９７２に送られる信号がデコードされる。これら信号は、データ読み出し処理、データ書込み処理、消去処理を含む、メモリアレイ９３０への処理の制御を行うために用いられる。制御回路９７０としては、ステートマシンやシーケンサやその他のコントローラを用いることができる。
【００７６】
本発明に係る縦型ＮＲＯＭメモリセルはＣＭＯＳに準拠したプロセスを用いるため、図９のメモリデバイス９００は、ＣＭＯＳプロセッサと共に埋め込まれたデバイスの形態をとることができる。
【００７７】
図９に示されたメモリデバイスは、メモリの特徴を理解容易にするため、簡略化されている。メモリの内部回路及び機能のより詳細な内容は当業者にとっては、周知である。
【００７８】
また、本発明の実施形態に係る他の縦型ＮＡＮＤ及びＮＯＲ構成のＮＲＯＭメモリ列、セグメント、アレイ及びメモリデバイスも利用可能であり、これは、本明細書の記載によって、当業者には明らかであろう。
【００７９】
ＮＯＲ又はＮＡＮＤ型高密度メモリ構成において縦型ＮＲＯＭメモリセル及び縦型選択ゲートを利用するようにしたＮＲＯＭ ＥＥＰＲＯＭメモリデバイスが、記述された。本発明の実施形態に係るメモリは、縦型選択ゲート及び縦型ＮＲＯＭメモリセルを用いて、ＮＯＲ及びＮＡＮＤ型ＮＲＯＭ構成のメモリセル列、セグメント及びアレイを形成する。これらＮＲＯＭメモリセル構成によって、以下のような、選択ゲートを構成要素として含んだ高密度メモリデバイス又はアレイが可能となる。すなわち、上述のデバイス又はアレイにおいては、通常の半導体製造プロセスで製造可能な加工寸法を利用することができ、かつ、通常のマルチビットＮＲＯＭセルにおいて存在する電荷分離に関する問題の影響を受けることがない。さらに、このメモリセル構成においては、対応するビット／データ線及び／又はソース線からＮＲＯＭメモリセルを絶縁する選択ゲートの後ろにＮＲＯＭメモリセルを置くことによって、擾乱及び過消去問題を低減することが可能となる。
【００８０】
本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図されたいかなる配置構成も、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。従って、本願は本発明のいかなる改変、変形をもカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。
【００８１】
本願は、同一出願人により２００４年１月３０日に出願された米国特許出願第１０／７６９，１１６号（代理人整理番号４００．２６１ＵＳ０１号）（発明の名称「縦型デバイス４Ｆ2ＥＥＰＲＯＭメモリ」）に関連する。
【図面の簡単な説明】
【００８２】
【図１】図１は、典型的な従来技術に係るＮＲＯＭセルの断面図である。
【図２】図２は、１００ｎｍより小さいチャネルを有する典型的な従来技術に係るＮＲＯＭセルの断面図である。
【図３Ａ】図３Ａは、ＮＲＯＭメモリセルにおける消去動作の説明図である。
【図３Ｂ】図３Ｂは、ＮＲＯＭメモリセルにおける消去動作の説明図である。
【図４Ａ】図４Ａは、従来技術に係る平面型ＮＡＮＤ型ＮＲＯＭメモリアレイの説明図である。
【図４Ｂ】図４Ｂは、従来技術に係る平面型ＮＡＮＤ型ＮＲＯＭメモリアレイの説明図である。
【図４Ｃ】図４Ｃは、従来技術に係る平面型ＮＡＮＤ型ＮＲＯＭメモリアレイの説明図である。
【図５Ａ】図５Ａは、従来技術に係る平面型ＮＯＲ型ＮＲＯＭメモリアレイの説明図である。
【図５Ｂ】図５Ｂは、従来技術に係る平面型ＮＯＲ型ＮＲＯＭメモリアレイの説明図である。
【図５Ｃ】図５Ｃは、従来技術に係る平面型ＮＯＲ型ＮＲＯＭメモリアレイの説明図である。
【図６Ａ】図６Ａは、本発明の実施形態に係る縦型ＮＯＲ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図６Ｂ】図６Ｂは、本発明の実施形態に係る縦型ＮＯＲ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図６Ｃ】図６Ｃは、本発明の実施形態に係る縦型ＮＯＲ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ａ】図７Ａは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ｂ】図７Ｂは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ｃ】図７Ｃは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図７Ｄ】図７Ｄは、本発明の実施形態に係る縦型ＮＡＮＤ型ＮＲＯＭメモリアレイ及びセルの説明図である。
【図８Ａ】図８Ａは、本発明の実施形態に係る、ＮＲＯＭメモリセル及び選択ゲートを有する縦型ＮＡＮＤ型ＮＲＯＭメモリアレイの構成図である。
【図８Ｂ】図８Ｂは、本発明の実施形態に係る、ＮＲＯＭメモリセル及び選択ゲートを有する縦型ＮＡＮＤ型ＮＲＯＭメモリアレイの構成図である。
【図８Ｃ】図８Ｃは、本発明の実施形態に係る、ＮＲＯＭメモリセル及び選択ゲートを有する縦型ＮＡＮＤ型ＮＲＯＭメモリアレイの構成図である。
【図９】図９は、本発明の実施形態に係る電子システムのブロック図である。
【符号の説明】
【００８３】
１００…制御ゲート １０１、１０４…酸化物層
１０３…窒化物層
１０５、１０６、２０５、２０６…電荷捕獲領域
１０９、１１１…ソース／ドレイン領域 １１０…チャネル領域
３００…閾値電圧分布図 ３０２…書き込み状態
３０４…消去状態 ３０６…過消去状態
３１０…ビット線 ３１２…メモリアレイ
３１４…電流 ３１６…ＮＲＯＭメモリセル
４００…平面型ＮＯＲ構成ＮＲＯＭメモリアレイ
４０２…ＮＲＯＭメモリセル ４０６…ワード線
４０８、６０８、７０８、８０８…基板 ４１２、６１２…ビット線
４２０…ＮＯＲ構成ＮＲＯＭメモリアレイ４００の等価回路図
４２２、５２２、７３４…基板接続部
５００…ＮＡＮＤ構成ＮＲＯＭメモリアレイ
５０２…ＮＲＯＭメモリセル
５０４…平面型ＮＡＮＤ構成ＮＲＯＭメモリ列
５０６、６０６、６４４、８０６、８４４…制御ゲート
５０８、６２０、６４２、７２０、８２０、８４２…絶縁層
５１０…選択ゲート ５１２、７１２…ビット線接続部
５２０…ＮＡＮＤ構成ＮＲＯＭメモリ列５０４の等価回路図
６００…縦型ＮＯＲ構成ＮＲＯＭメモリアレイ
６０２、７０２、８０２…縦型ＮＲＯＭメモリセル
６０４…縦型ＮＯＲ構成メモリセル構造体
６１０、７１０、８１０…縦型選択ゲート
６２２、７２２、８２２…電荷捕獲層
６２４、７２４、８２４…ゲート間絶縁層
６２６、７２６、８２６…Ｎ＋ソース／ドレイン領域
６２８、７２８、８２８…柱状部 ６３０、７３０、８３０…トレンチ
６４０、７４０、８４０…選択線
７００、８００…縦型ＮＡＮＤ構成ＮＲＯＭメモリアレイ
７０４、８０４…縦型ＮＡＮＤ構成ＮＲＯＭメモリ列
７０６…第１制御ゲート ８３２…絶縁領域
９００…メモリデバイス ９１０…プロセッサ
９２０…電子システム ９３０…メモリアレイ
９４０…アドレスバッファ回路 ９４４…行デコーダ
９４６…列デコーダ ９５０…センス／バッファ回路
９５５…書き込み回路 ９６０…データ入出力バッファ回路
９６２…アドレス／データバス ９７０…制御回路
９７２…制御端子 Ｌ…チャネル長
【特許請求の範囲】
【請求項１】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、
複数のメモリセル構造体と、
を備えたメモリデバイスであって、
前記各メモリセル構造体は、前記複数のトレンチの１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、前記１つのトレンチの第２側壁に形成された選択ゲートとを有し、
前記選択ゲートは、前記１つのトレンチの底部に形成された第１ソース／ドレイン領域によって、前記ＮＲＯＭメモリセルに接続されることを特徴とするメモリデバイス。
【請求項２】
請求項１記載のメモリデバイスにおいて、
前記複数のメモリセル構造体の前記ＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
前記複数のメモリセル構造体の前記選択ゲートの１以上の制御ゲートにそれぞれが接続された複数の選択線と、
前記複数のメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット線と、
前記複数のメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の第２ソース／ドレイン領域に接続された少なくとも１本の第２ビット線と、
をさらに備えたメモリデバイス。
【請求項３】
請求項２記載のメモリデバイスにおいて、前記複数のメモリセル構造体は、前記各トレンチが１つのセル構造体を含むように、行及び列の形で形成され、前記各行の前記各メモリセル構造体の前記ＮＲＯＭメモリセルと前記選択ゲートを、交互パターンに配置して、前記行の前記各柱状部が、対向する側壁に形成された２つの前記選択ゲート、又は、２つの前記ＮＲＯＭメモリセルを有するようにしたことを特徴とするメモリデバイス。
【請求項４】
２つの隆起領域を有し、前記隆起領域の間にトレンチが形成された基板と、
前記トレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、
選択ゲートが前記トレンチの第２側壁に縦型に形成された選択ゲートメモリセルと、
を備えたＮＲＯＭメモリセル構造体であって、
前記ＮＲＯＭメモリセルは、前記トレンチの底部のソース／ドレイン領域によって、前記選択ゲートに接続されることを特徴とするＮＲＯＭメモリセル構造体。
【請求項５】
請求項４記載のＮＲＯＭメモリセル構造体において、前記隆起領域は柱状部であることを特徴とするＮＲＯＭメモリセル構造体。
【請求項６】
請求項４記載のＮＲＯＭメモリセル構造体において、
前記ＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルの制御ゲートに接続されたワード線と、
前記ＮＲＯＭメモリセル構造体の前記選択ゲートの制御ゲートに接続された選択線と、
前記選択ゲートのドレインに接続された第１ビット線と、
前記ＮＲＯＭメモリセルのソース／ドレインに接続された第２ビット線と、
をさらに備えたことを特徴とするＮＲＯＭメモリセル構造体。
【請求項７】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板と、
複数のメモリセル構造体と、
を備えたＮＲＯＭメモリアレイであって、
前記各メモリセル構造体は、前記複数のトレンチにおける１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、前記１つのトレンチの第２側壁に形成された選択ゲートと、を有し、
前記選択ゲートは、前記１つのトレンチの底部に形成されたソース／ドレイン領域によって、前記ＮＲＯＭメモリセルに接続されることを特徴とするＮＲＯＭメモリアレイ。
【請求項８】
請求項７記載のＮＲＯＭメモリアレイにおいて、
前記複数のＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
前記複数のＮＲＯＭメモリセル構造体の前記選択ゲートの１以上の制御ゲートにそれぞれが接続された複数の選択線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上のＮＲＯＭメモリセルソース／ドレイン領域に接続された少なくとも１本の第２ビット線と、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイ。
【請求項９】
請求項８記載のＮＲＯＭメモリアレイにおいて、前記複数のＮＲＯＭメモリセル構造体は、１つのＮＲＯＭメモリセル構造体が前記各トレンチに含まれるように、行及び列で形成され、前記各行の前記各ＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルと前記選択ゲートを、交互パターンに配置して、前記行の前記各柱状部が、対向する側壁に形成された２つの前記選択ゲート、又は、２つの前記ＮＲＯＭメモリセルを有するようにしたことを特徴とするＮＲＯＭメモリアレイ。
【請求項１０】
請求項７記載のＮＲＯＭメモリアレイにおいて、前記複数のＮＲＯＭメモリセル構造体は、行と列に形成され、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間に、絶縁領域が形成されることを特徴とするＮＲＯＭメモリアレイ。
【請求項１１】
請求項１０記載のＮＲＯＭメモリアレイにおいて、前記絶縁領域は、酸化物絶縁体であることを特徴とするＮＲＯＭメモリアレイ。
【請求項１２】
請求項７記載のＮＲＯＭメモリアレイにおいて、前記複数のＮＲＯＭメモリセル構造体は、行と列に形成され、前記複数のＮＲＯＭメモリセル構造体の前記各行は、前記基板上に形成された独立したＰウェル絶縁領域上に形成されることを特徴とするＮＲＯＭメモリアレイ。
【請求項１３】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、
前記複数のトレンチの１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、前記１つのトレンチの第２側壁に形成された選択ゲートとを有する複数のＮＲＯＭメモリセル構造体と、
制御回路と、
行デコーダと、
前記複数のＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
前記複数のＮＲＯＭメモリセル構造体の前記選択ゲートの１以上の制御ゲートにそれぞれが接続された複数の選択線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット／データ線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上のＮＲＯＭメモリセルソース／ドレイン領域に接続された少なくとも１本の第２ビット／データ線と、
を備えたメモリデバイスであって、
前記選択ゲートは、前記１つのトレンチの底部に形成されたソース／ドレイン領域によって、前記ＮＲＯＭメモリセルに接続されたことを特徴とするメモリデバイス。
【請求項１４】
少なくとも１つのメモリデバイスに接続されたプロセッサを備えたシステムであって、前記少なくとも１つのメモリデバイスは、
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、
複数のＮＲＯＭメモリセル構造体と、
を有し、
前記各ＮＲＯＭメモリセル構造体は、
前記複数のトレンチの１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、
前記１つのトレンチの第２側壁に形成された選択ゲートと、
を有し、
前記選択ゲートは、前記１つのトレンチの底部に形成されたソース／ドレイン領域によって前記ＮＲＯＭメモリセルに接続されたことを特徴とするシステム。
【請求項１５】
基板上に２つの隆起領域を形成することで、その間にトレンチを形成するステップと、
前記トレンチの第１側壁にＮＲＯＭメモリセルを形成するステップと、
前記トレンチの第２側壁に選択ゲートを形成するステップと、
前記トレンチの底部にソース／ドレイン領域を形成するステップと、
を備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１６】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、基板上に２つの隆起領域を形成する前記ステップは、前記基板に前記トレンチをエッチング形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１７】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、基板上に２つの隆起領域を形成する前記ステップは、前記基板上に２つの柱状部を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１８】
請求項１７記載のＮＲＯＭメモリセル構造体の形成方法において、基板上に２つの柱状部を形成する前記ステップは、前記基板上にさらに基板材料を堆積して前記２つの柱状部を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１９】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、前記トレンチの底部にソース／ドレイン領域を形成するステップは、前記ＮＲＯＭメモリセル及び前記選択ゲートの形成前、又は、前記ＮＲＯＭメモリセル及び前記選択ゲートの形成後に、前記２つの隆起領域の最上部、及び、前記トレンチの底部にソース／ドレイン領域を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２０】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、前記基板は、Ｐ型ドーピングされていることを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２１】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、前記トレンチの第１側壁にＮＲＯＭメモリセルを形成する前記ステップと前記トレンチの第２側壁に選択ゲートを形成する前記ステップは、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成するステップと前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２２】
請求項２１記載のＮＲＯＭメモリセル構造体の形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップと前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層するステップと、前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層するステップとを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２３】
請求項２１記載のＮＲＯＭメモリセル構造体の形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物の複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイド−酸化物の複合層のうちの１つでＮＲＯＭトランジスタゲート絶縁積層体を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２４】
請求項２２記載のＮＲＯＭメモリセル構造体の形成方法において、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層する前記ステップと前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層をまず形成し、前記トンネル絶縁層に電荷捕獲層を積層し、その後、前記電荷捕獲層に、及び、前記第２側壁の前記表面に、前記第１及び前記第２絶縁層をそれぞれ積層し、前記第１絶縁層に、及び、前記第２絶縁層に、前記１制御ゲートと前記第２制御ゲートを、それぞれ積層するステップをさらに備え、前記各層は、前記２つの隆起領域と前記トレンチを覆うように堆積され、マスキング処理され、方向性エッチングされることを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２５】
基板上にマスク材の層を堆積し、前記マスク材をパターニングし、前記基板を異方性エッチングすることによって、前記基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
電荷捕獲層とこの電荷捕獲層に接続される選択ゲートとを有する複数のＮＲＯＭメモリセル構造体を形成するステップと、
を備えた浮遊ゲート型メモリアレイの形成方法であって、
前記各ＮＲＯＭメモリセル構造体は、
２つの柱状部と前記２つの柱状部の間に介在する１つのトレンチとを覆うようにトンネル絶縁材の層を堆積するステップと、
前記トンネル絶縁材の層をマスキング処理、及び異方性エッチングして、前記１つのトレンチの第１側壁にＮＲＯＭメモリセルのトンネル絶縁層を形成するステップと、
前記２つの柱状部と前記１つのトレンチを覆うように電荷捕獲層材料の層を堆積するステップと、
前記電荷捕獲層材料の層をマスキング処理し、及び異方性エッチングして、前記１つのトレンチの前記第１側壁上の前記トンネル絶縁層に電荷捕獲層を形成するステップと、
前記２つの柱状部と前記１つのトレンチを覆うようにゲート絶縁材料の層を堆積するステップと、
前記ゲート絶縁層材料の層をマスキング処理、及び異方性エッチングして、前記第１側壁の前記電荷捕獲層上に第１ゲート絶縁層を形成し、前記１つのトレンチの第２側壁に選択ゲートの第２ゲート絶縁層とを形成するステップと、
前記２つの柱状部と前記１つのトレンチを覆うようにゲート層材料の層を堆積するステップと、
前記ゲート層材料の層をマスキング処理、及び異方性エッチングして、前記１つのトレンチの前記第１側壁の前記第１ゲート絶縁層に第１制御ゲートを積層し、前記１つのトレンチの前記第２側壁上の前記第２ゲート絶縁層に第２制御ゲートを積層するステップと、
前記１つのトレンチの底部と前記２つの柱状部の最上部とにドーパント材料を拡散し、前記選択ゲートのソース／ドレイン領域と前記ＮＲＯＭメモリセルのソース／ドレイン領域とを形成するステップと、
によって形成されることを特徴とする浮遊ゲート型メモリアレイの形成方法。
【請求項２６】
請求項２５記載の浮遊ゲートメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体を行構造として形成するステップと、
隣接する前記行との間に酸化物絶縁層を堆積することによって、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行との間に絶縁領域を形成するステップと、
をさらに備えることを特徴とする浮遊ゲートメモリアレイの形成方法。
【請求項２７】
基板上に複数の柱状部と前記柱状部の間に介在する複数のトレンチとを形成するステップと、
複数のＮＲＯＭメモリセル構造体を形成するステップと、
を備えるＮＲＯＭメモリアレイの形成方法であって、
前記各ＮＲＯＭメモリセル構造体は、
前記複数のトレンチの１つのトレンチの第１側壁にＮＲＯＭメモリセルを形成するステップと、
前記１つのトレンチの第２側壁に選択ゲートを形成するステップと、
前記１つのトレンチの底部にソース／ドレイン領域を形成するステップと、
によって形成されることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項２８】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、前記基板は、Ｐ型ドーピングされていることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項２９】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、
前記複数のＮＲＯＭメモリセル構造体を行構造として形成するステップと、
前記複数のＮＲＯＭメモリセル構造体の前記各行の下にＰウェル絶縁領域を形成するステップと、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３０】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、
前記複数のＮＲＯＭメモリセル構造体を行構造として形成するステップと、
前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間に絶縁領域を形成するステップと、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３１】
請求項３０記載のＮＲＯＭメモリアレイの形成方法において、複数の縦型ＮＯＲ型ＮＲＯＭメモリセル構造体の隣接する前記行の間に絶縁領域を形成する前記ステップは、酸化物絶縁材の絶縁領域を形成するステップをさらに備えることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３２】
請求項３０記載のＮＲＯＭメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間の前記絶縁領域を横切るように複数のワード線を形成するステップをさらに備え、
前記各ワード線は、前記複数のＮＲＯＭメモリセル構造体の前記各行の単一のＮＲＯＭメモリセルの制御ゲートに接続されることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３３】
請求項３０記載のＮＲＯＭメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間の前記絶縁領域を横切るように複数の選択線を形成するステップをさらに備え、
前記各選択線は、前記複数のＮＲＯＭメモリセル構造体の前記各行の単一の選択ゲートの制御ゲートに接続されることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３４】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、前記１つのトレンチの第１側壁にＮＲＯＭメモリセルを形成する前記ステップと、前記１つのトレンチの第２側壁に選択ゲートを形成する前記ステップとは、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成するステップと、前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成するステップと、をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３５】
請求項３４記載のＮＲＯＭメモリアレイの形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物との複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイドと酸化物の複合層のうちの１つでＮＲＯＭトランジスタゲート絶縁積層体を形成するステップをさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３６】
請求項３４記載のＮＲＯＭメモリアレイの形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップと前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層するステップと、前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層するステップとをさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３７】
請求項３６記載のＮＲＯＭメモリアレイの形成方法において、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層する前記ステップと前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層をまず形成し、前記トンネル絶縁層に電荷捕獲層を積層し、その後、前記電荷捕獲層に、及び、前記第２側壁の前記表面に、前記第１及び前記第２絶縁層をそれぞれ積層し、前記第１絶縁層に、及び、前記第２絶縁層に、前記１制御ゲートと前記第２制御ゲートを、それぞれ積層するステップをさらに備え、前記各層は、前記トレンチを覆うように堆積され、マスキング処理され、結合した層において方向性エッチングされて、前記ＮＲＯＭゲート絶縁積層体と前記選択ゲートゲート絶縁積層体を作製することを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３８】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット／データ線を形成するステップと、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上のＮＲＯＭメモリセルソース／ドレイン領域に接続された少なくとも１本の第２ビット／データ線を形成するステップと、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３９】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、複数のＮＲＯＭメモリセル構造体を形成する前記ステップにおいては、前記複数のＮＲＯＭメモリセル構造体は、行に形成され、前記各行の前記各ＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルと前記選択ゲートを、交互パターンで形成して、前記行の前記各柱状部が、前記柱状部の側壁に形成された２つの前記選択ゲート、又は、２つの前記ＮＲＯＭメモリセルを有するようにしたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項４０】
基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
前記各トレンチの第１側壁に複数のＮＲＯＭメモリセルを形成するステップと、
前記各トレンチの第２側壁に複数の選択ゲートを形成するステップと、
前記複数の柱状部の最上部及び前記複数のトレンチの底部に１以上のソース／ドレイン領域を形成するステップと、
を備えたことを特徴とするＮＲＯＭ ＥＥＰＲＯＭメモリデバイスの形成方法。
【請求項４１】
１以上の隆起領域を有し、前記隆起領域の間にトレンチが形成された基板と、
前記トレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を備えたＮＡＮＤ型ＮＲＯＭメモリセル列であって、
前記複数のＮＲＯＭメモリセルは、前記１以上の隆起領域の最上部及び前記トレンチの底部に形成されたソース／ドレイン領域によって、直列に接続され、
前記列の第１ＮＲＯＭメモリセルは、第１選択ゲートに接続されることを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４２】
請求項４１記載のＮＡＮＤ型ＮＲＯＭメモリセル列において、前記列の最後のＮＲＯＭメモリセルは、第２選択ゲートに接続されることを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４３】
請求項４１記載のＮＡＮＤ型ＮＲＯＭメモリセル列において、前記隆起領域は、柱状部であることを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４４】
請求項４２記載のＮＡＮＤ型ＮＲＯＭメモリセル列において、前記列のＮＲＯＭメモリセルの制御ゲートにそれぞれが接続された複数のワード線と、
前記列の選択ゲートの制御ゲートにそれぞれが接続された１以上の選択線と、
前記第１選択ゲートのソース／ドレインに接続された第１ビット線と、
前記列の前記第２選択ゲートのソース／ドレインに接続された第２ビット線と、
をさらに備えたことを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４５】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板と、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を備えたメモリアレイであって、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成し、
前記各ＮＡＮＤ型メモリ列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各ＮＡＮＤ型メモリ列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするメモリアレイ。
【請求項４６】
請求項４５記載のメモリアレイにおいて、それぞれ異なるメモリ列内にある１以上のＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各メモリ列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット線と、
前記各メモリ列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット線と、
をさらに備えたことを特徴とするメモリアレイ。
【請求項４７】
請求項４５記載のメモリアレイにおいて、隣接する前記メモリ列の間に、絶縁領域が形成されることを特徴とするメモリアレイ。
【請求項４８】
複数の柱状部と前記柱状部の間に介在する複数のトレンチを有する基板上に形成されたメモリアレイと、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を備えたメモリデバイスであって、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成して、
前記各列の第１ＮＲＯＭメモリセルは、第１選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２選択ゲートに接続されることを特徴とするメモリデバイス。
【請求項４９】
請求項４８記載のメモリデバイスにおいて、それぞれ異なる列内にある１以上のＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット／データ線と、
前記各列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット／データ線と、
をさらに備えたことを特徴とするメモリデバイス。
【請求項５０】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＡＮＤ型メモリアレイと、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
制御回路と、
行デコーダと、
それぞれ異なる列内にある１以上のＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続され、前記行デコーダに接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット線と、
前記各列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット線と、
を備えたメモリデバイスであって、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成し、
前記各列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするメモリデバイス。
【請求項５１】
少なくとも１つのメモリデバイスに接続されたプロセッサを備えたシステムであって、前記少なくとも１つのメモリデバイスは、
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたメモリアレイと、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を有し、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成し、
前記各列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするシステム。
【請求項５２】
行及び列に配置され、相互に接続されて、複数のＮＡＮＤ型メモリ列を形成する複数のＮＲＯＭメモリセルを有し、基板上に形成されたメモリアレイと、
前記複数のＮＲＯＭメモリセルの行の１以上のゲートにそれぞれが接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット線と、
前記各列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット線と
を備えたメモリデバイスであって、
前記複数のＮＲＯＭメモリセルは、前記基板上に形成された複数の柱状部及び前記柱状部に関連付けられた複数のトレンチの側壁に縦型に形成され、前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部、及び、前記複数のトレンチの底部に形成されたソース／ドレイン領域によって相互に接続されて、前記複数のＮＡＮＤ型メモリ列を構成し、
前記各列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするメモリデバイス。
【請求項５３】
ＮＡＮＤ型メモリセル列の形成方法であって、
基板上に１以上の隆起領域を形成して、その間にトレンチを形成するステップと、
前記１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成するステップと、
前記１以上の隆起領域の最上部、及び、前記トレンチの底部に１以上のソース／ドレイン領域を形成するステップと、
前記列の第１ＮＲＯＭメモリセルに接続される第１縦型選択ゲートと、前記列の最後のＮＲＯＭメモリセルに接続される第２縦型選択ゲートとを形成するステップと、
を備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５４】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、基板上に１以上の隆起領域を形成する前記ステップは、前記基板に前記トレンチをエッチング形成することを備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５５】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、基板上に１以上の隆起領域を形成する前記ステップは、前記基板上に１以上の柱状部を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５６】
請求項５５記載のＮＡＮＤ型メモリセル列の形成方法において、基板上に１以上の隆起領域を形成する前記ステップは、前記基板上にさらに基板材料を堆積して前記１以上の柱状部を形成するステップを備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５７】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、前記１以上の隆起領域の最上部、及び、前記トレンチの底部に１以上のソース／ドレイン領域を形成する前記ステップは、前記複数のＮＲＯＭメモリセルの形成前、又は、前記複数のＮＲＯＭメモリセルの形成後、に前記１以上の隆起領域の最上部、及び、前記トレンチの底部に前記１以上のソース／ドレイン領域を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５８】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、前記１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成する前記ステップと前記ＮＡＮＤ型メモリセル列の第１ＮＲＯＭメモリセルに接続される第１縦型選択ゲートと前記列の最後のＮＲＯＭメモリセルに接続される第２縦型選択ゲートを形成する前記ステップは、複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成するステップと、複数の選択された第２側壁の表面に第１及び第２選択ゲートゲート絶縁積層体を形成するステップとをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５９】
請求項５８記載のＮＡＮＤ型メモリセル列の形成方法において、前記複数の選択された第１側壁の表面に複数のＮＲＯＭゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物の複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイド−酸化物の複合層のうちの１つでＮＲＯＭゲート絶縁積層体を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項６０】
請求項５８記載のＮＡＮＤ型メモリセル列の形成方法において、複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成するステップと、複数の選択された第２側壁の表面に第１及び第２縦型選択ゲートゲート絶縁積層体を形成するステップとによって前記１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成する前記ステップは、前記複数の選択された第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層するステップと、前記複数の選択された第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層するステップとをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項６１】
請求項６０記載のＮＡＮＤ型メモリセル列の形成方法において、前記複数の選択された第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層する前記ステップと前記複数の選択された第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層する前記ステップは、前記複数の選択された第１側壁の前記表面にトンネル絶縁層をまず形成し、前記トンネル絶縁層に電荷捕獲層を積層し、その後、前記複数の選択された第１側壁の前記電荷捕獲層に、及び、前記複数の選択された第２側壁の前記表面に、前記第１及び前記第２絶縁層をそれぞれ積層し、前記第１絶縁層に、及び、前記第２絶縁層に、前記１制御ゲートと前記第２制御ゲートを、それぞれ積層するステップをさらに備え、前記各層は、前記２つの隆起領域と前記トレンチとを覆うように堆積され、マスキング処理され、方向性エッチングされることを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項６２】
基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
前記複数の柱状部の複数の選択された第１側壁に複数の縦型ＮＲＯＭメモリセルを形成するステップと、
前記複数の柱状部の複数の選択された第２側壁に複数の選択ゲートを形成するステップと、
前記複数の柱状部の最上部、及び、前記複数のトレンチの底部に１以上のソース／ドレイン領域を形成し、複数のＮＡＮＤ型メモリ列を形成するステップと、
を備えるＮＡＮＤ型メモリアレイの形成方法。
【請求項６３】
請求項６２記載のＮＡＮＤ型メモリアレイの形成方法において、前記各列の下にＰウェル絶縁領域を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６４】
請求項６２記載のＮＡＮＤ型メモリアレイの形成方法において、隣接する前記メモリ列の間に絶縁領域を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６５】
請求項６４記載のＮＡＮＤ型メモリアレイの形成方法において、隣接する前記メモリ列の間の前記絶縁領域を横切るように複数のワード線と複数の選択線を形成するステップをさらに備え、
前記各ワード線は、前記各メモリ列の単一のＮＲＯＭメモリセルの制御ゲートに接続され、前記各選択線は、前記各メモリ列の選択ゲートに接続されることを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６６】
請求項６２記載のＮＡＮＤ型メモリアレイの形成方法において、複数の選択された第１側壁に複数の縦型ＮＲＯＭメモリセルを形成する前記ステップと複数の選択された第２側壁に複数の選択ゲートを形成する前記ステップは、前記複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成するステップと、前記複数の選択された第２側壁の表面に選択ゲートゲート絶縁積層体を形成するステップと、をさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６７】
請求項６６記載のＮＡＮＤ型メモリアレイの形成方法において、前記複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物の複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイド−酸化物の複合層のうちの１つでＮＲＯＭゲート絶縁積層体を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６８】
請求項６６記載のＮＡＮＤ型メモリアレイの形成方法において、前記複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成する前記ステップと、前記複数の選択された第２側壁の表面に選択ゲートゲート絶縁積層体を形成する前記ステップとは、前記複数の選択された第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層を積層し、前記ゲート間絶縁層に制御ゲートを積層するステップと、前記複数の選択された第２側壁の前記表面に絶縁層を形成し、前記絶縁層に制御ゲートを積層するステップとをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６９】
基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチを形成するステップと、
前記複数の柱状部の複数の選択された第１側壁に複数の縦型ＮＲＯＭメモリセルを形成するステップと、
前記複数の柱状部の複数の選択された第２側壁に複数の選択ゲートを形成するステップと、
前記複数の柱状部の最上部、及び、前記複数のトレンチの底部に１以上のソース／ドレイン領域を形成し、複数のＮＡＮＤ型メモリ列を形成するステップと、
を備えるメモリデバイスの形成方法。
【請求項７０】
基板上にマスク材の層を堆積し、前記マスク材をパターニングし、前記基板を異方性エッチングすることによって、前記基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
複数のＮＲＯＭメモリセルと１以上の選択ゲートとを有するＮＡＮＤ型ＮＲＯＭメモリセル列を形成するステップと、
を備えたＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法であって、
前記列は、
前記複数の柱状部と前記複数のトレンチとを覆うようにトンネル絶縁層材の層を堆積するステップと、
前記トンネル絶縁材の層をマスキング処理、及び異方性エッチングして、前記複数の柱状部の複数の選択された第１側壁にＮＲＯＭメモリセルのトンネル絶縁層を形成するステップと、
前記複数の柱状部と前記複数のトレンチとを覆うように電荷捕獲層材料の層を堆積するステップと、
前記電荷捕獲層材料の層をマスキング処理、及び異方性エッチングして、前記複数の選択された第１側壁上の前記トンネル絶縁層に電荷捕獲層を積層するステップと、
前記複数の柱状部と前記複数のトレンチとを覆うようにゲート絶縁層材料の層を堆積するステップと、
前記ゲート絶縁材料の層をマスキング処理、及び異方性エッチングして、前記複数の選択された第１側壁に前記複数のＮＲＯＭメモリセルのゲート絶縁層を形成し、前記複数の柱状部の前記複数の選択された第２側壁に選択ゲートのゲート絶縁層を形成するステップと、
前記複数の柱状部と前記複数のトレンチとを覆うようにゲート材料の層を堆積するステップと、
前記ゲート材料の層をマスキング処理、及び異方性エッチングして、前記複数の選択された第１側壁、及び、前記複数の選択された第２側壁の前記絶縁層に制御ゲートを積層するステップと、
によって形成されることを特徴とするＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法。
【請求項７１】
請求項７０記載のＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法において、前記各トレンチの底部と前記各柱状部の最上部とにドーパント材料を拡散し、前記１以上の選択ゲートのソース領域及びドレイン領域と前記複数のＮＲＯＭメモリセルのソース領域及びドレイン領域とを形成するステップとをさらに備えたことを特徴とするＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法。
【請求項１】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、
複数のメモリセル構造体と、
を備えたメモリデバイスであって、
前記各メモリセル構造体は、前記複数のトレンチの１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、前記１つのトレンチの第２側壁に形成された選択ゲートとを有し、
前記選択ゲートは、前記１つのトレンチの底部に形成された第１ソース／ドレイン領域によって、前記ＮＲＯＭメモリセルに接続されることを特徴とするメモリデバイス。
【請求項２】
請求項１記載のメモリデバイスにおいて、
前記複数のメモリセル構造体の前記ＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
前記複数のメモリセル構造体の前記選択ゲートの１以上の制御ゲートにそれぞれが接続された複数の選択線と、
前記複数のメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット線と、
前記複数のメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の第２ソース／ドレイン領域に接続された少なくとも１本の第２ビット線と、
をさらに備えたメモリデバイス。
【請求項３】
請求項２記載のメモリデバイスにおいて、前記複数のメモリセル構造体は、前記各トレンチが１つのセル構造体を含むように、行及び列の形で形成され、前記各行の前記各メモリセル構造体の前記ＮＲＯＭメモリセルと前記選択ゲートを、交互パターンに配置して、前記行の前記各柱状部が、対向する側壁に形成された２つの前記選択ゲート、又は、２つの前記ＮＲＯＭメモリセルを有するようにしたことを特徴とするメモリデバイス。
【請求項４】
２つの隆起領域を有し、前記隆起領域の間にトレンチが形成された基板と、
前記トレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、
選択ゲートが前記トレンチの第２側壁に縦型に形成された選択ゲートメモリセルと、
を備えたＮＲＯＭメモリセル構造体であって、
前記ＮＲＯＭメモリセルは、前記トレンチの底部のソース／ドレイン領域によって、前記選択ゲートに接続されることを特徴とするＮＲＯＭメモリセル構造体。
【請求項５】
請求項４記載のＮＲＯＭメモリセル構造体において、前記隆起領域は柱状部であることを特徴とするＮＲＯＭメモリセル構造体。
【請求項６】
請求項４記載のＮＲＯＭメモリセル構造体において、
前記ＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルの制御ゲートに接続されたワード線と、
前記ＮＲＯＭメモリセル構造体の前記選択ゲートの制御ゲートに接続された選択線と、
前記選択ゲートのドレインに接続された第１ビット線と、
前記ＮＲＯＭメモリセルのソース／ドレインに接続された第２ビット線と、
をさらに備えたことを特徴とするＮＲＯＭメモリセル構造体。
【請求項７】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板と、
複数のメモリセル構造体と、
を備えたＮＲＯＭメモリアレイであって、
前記各メモリセル構造体は、前記複数のトレンチにおける１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、前記１つのトレンチの第２側壁に形成された選択ゲートと、を有し、
前記選択ゲートは、前記１つのトレンチの底部に形成されたソース／ドレイン領域によって、前記ＮＲＯＭメモリセルに接続されることを特徴とするＮＲＯＭメモリアレイ。
【請求項８】
請求項７記載のＮＲＯＭメモリアレイにおいて、
前記複数のＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
前記複数のＮＲＯＭメモリセル構造体の前記選択ゲートの１以上の制御ゲートにそれぞれが接続された複数の選択線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上のＮＲＯＭメモリセルソース／ドレイン領域に接続された少なくとも１本の第２ビット線と、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイ。
【請求項９】
請求項８記載のＮＲＯＭメモリアレイにおいて、前記複数のＮＲＯＭメモリセル構造体は、１つのＮＲＯＭメモリセル構造体が前記各トレンチに含まれるように、行及び列で形成され、前記各行の前記各ＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルと前記選択ゲートを、交互パターンに配置して、前記行の前記各柱状部が、対向する側壁に形成された２つの前記選択ゲート、又は、２つの前記ＮＲＯＭメモリセルを有するようにしたことを特徴とするＮＲＯＭメモリアレイ。
【請求項１０】
請求項７記載のＮＲＯＭメモリアレイにおいて、前記複数のＮＲＯＭメモリセル構造体は、行と列に形成され、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間に、絶縁領域が形成されることを特徴とするＮＲＯＭメモリアレイ。
【請求項１１】
請求項１０記載のＮＲＯＭメモリアレイにおいて、前記絶縁領域は、酸化物絶縁体であることを特徴とするＮＲＯＭメモリアレイ。
【請求項１２】
請求項７記載のＮＲＯＭメモリアレイにおいて、前記複数のＮＲＯＭメモリセル構造体は、行と列に形成され、前記複数のＮＲＯＭメモリセル構造体の前記各行は、前記基板上に形成された独立したＰウェル絶縁領域上に形成されることを特徴とするＮＲＯＭメモリアレイ。
【請求項１３】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、
前記複数のトレンチの１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、前記１つのトレンチの第２側壁に形成された選択ゲートとを有する複数のＮＲＯＭメモリセル構造体と、
制御回路と、
行デコーダと、
前記複数のＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
前記複数のＮＲＯＭメモリセル構造体の前記選択ゲートの１以上の制御ゲートにそれぞれが接続された複数の選択線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット／データ線と、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上のＮＲＯＭメモリセルソース／ドレイン領域に接続された少なくとも１本の第２ビット／データ線と、
を備えたメモリデバイスであって、
前記選択ゲートは、前記１つのトレンチの底部に形成されたソース／ドレイン領域によって、前記ＮＲＯＭメモリセルに接続されたことを特徴とするメモリデバイス。
【請求項１４】
少なくとも１つのメモリデバイスに接続されたプロセッサを備えたシステムであって、前記少なくとも１つのメモリデバイスは、
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＯＲ型ＮＲＯＭメモリアレイと、
複数のＮＲＯＭメモリセル構造体と、
を有し、
前記各ＮＲＯＭメモリセル構造体は、
前記複数のトレンチの１つのトレンチの第１側壁に縦型に形成されたＮＲＯＭメモリセルと、
前記１つのトレンチの第２側壁に形成された選択ゲートと、
を有し、
前記選択ゲートは、前記１つのトレンチの底部に形成されたソース／ドレイン領域によって前記ＮＲＯＭメモリセルに接続されたことを特徴とするシステム。
【請求項１５】
基板上に２つの隆起領域を形成することで、その間にトレンチを形成するステップと、
前記トレンチの第１側壁にＮＲＯＭメモリセルを形成するステップと、
前記トレンチの第２側壁に選択ゲートを形成するステップと、
前記トレンチの底部にソース／ドレイン領域を形成するステップと、
を備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１６】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、基板上に２つの隆起領域を形成する前記ステップは、前記基板に前記トレンチをエッチング形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１７】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、基板上に２つの隆起領域を形成する前記ステップは、前記基板上に２つの柱状部を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１８】
請求項１７記載のＮＲＯＭメモリセル構造体の形成方法において、基板上に２つの柱状部を形成する前記ステップは、前記基板上にさらに基板材料を堆積して前記２つの柱状部を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項１９】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、前記トレンチの底部にソース／ドレイン領域を形成するステップは、前記ＮＲＯＭメモリセル及び前記選択ゲートの形成前、又は、前記ＮＲＯＭメモリセル及び前記選択ゲートの形成後に、前記２つの隆起領域の最上部、及び、前記トレンチの底部にソース／ドレイン領域を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２０】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、前記基板は、Ｐ型ドーピングされていることを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２１】
請求項１５記載のＮＲＯＭメモリセル構造体の形成方法において、前記トレンチの第１側壁にＮＲＯＭメモリセルを形成する前記ステップと前記トレンチの第２側壁に選択ゲートを形成する前記ステップは、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成するステップと前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２２】
請求項２１記載のＮＲＯＭメモリセル構造体の形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップと前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層するステップと、前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層するステップとを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２３】
請求項２１記載のＮＲＯＭメモリセル構造体の形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物の複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイド−酸化物の複合層のうちの１つでＮＲＯＭトランジスタゲート絶縁積層体を形成するステップを備えたことを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２４】
請求項２２記載のＮＲＯＭメモリセル構造体の形成方法において、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層する前記ステップと前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層をまず形成し、前記トンネル絶縁層に電荷捕獲層を積層し、その後、前記電荷捕獲層に、及び、前記第２側壁の前記表面に、前記第１及び前記第２絶縁層をそれぞれ積層し、前記第１絶縁層に、及び、前記第２絶縁層に、前記１制御ゲートと前記第２制御ゲートを、それぞれ積層するステップをさらに備え、前記各層は、前記２つの隆起領域と前記トレンチを覆うように堆積され、マスキング処理され、方向性エッチングされることを特徴とするＮＲＯＭメモリセル構造体の形成方法。
【請求項２５】
基板上にマスク材の層を堆積し、前記マスク材をパターニングし、前記基板を異方性エッチングすることによって、前記基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
電荷捕獲層とこの電荷捕獲層に接続される選択ゲートとを有する複数のＮＲＯＭメモリセル構造体を形成するステップと、
を備えた浮遊ゲート型メモリアレイの形成方法であって、
前記各ＮＲＯＭメモリセル構造体は、
２つの柱状部と前記２つの柱状部の間に介在する１つのトレンチとを覆うようにトンネル絶縁材の層を堆積するステップと、
前記トンネル絶縁材の層をマスキング処理、及び異方性エッチングして、前記１つのトレンチの第１側壁にＮＲＯＭメモリセルのトンネル絶縁層を形成するステップと、
前記２つの柱状部と前記１つのトレンチを覆うように電荷捕獲層材料の層を堆積するステップと、
前記電荷捕獲層材料の層をマスキング処理し、及び異方性エッチングして、前記１つのトレンチの前記第１側壁上の前記トンネル絶縁層に電荷捕獲層を形成するステップと、
前記２つの柱状部と前記１つのトレンチを覆うようにゲート絶縁材料の層を堆積するステップと、
前記ゲート絶縁層材料の層をマスキング処理、及び異方性エッチングして、前記第１側壁の前記電荷捕獲層上に第１ゲート絶縁層を形成し、前記１つのトレンチの第２側壁に選択ゲートの第２ゲート絶縁層とを形成するステップと、
前記２つの柱状部と前記１つのトレンチを覆うようにゲート層材料の層を堆積するステップと、
前記ゲート層材料の層をマスキング処理、及び異方性エッチングして、前記１つのトレンチの前記第１側壁の前記第１ゲート絶縁層に第１制御ゲートを積層し、前記１つのトレンチの前記第２側壁上の前記第２ゲート絶縁層に第２制御ゲートを積層するステップと、
前記１つのトレンチの底部と前記２つの柱状部の最上部とにドーパント材料を拡散し、前記選択ゲートのソース／ドレイン領域と前記ＮＲＯＭメモリセルのソース／ドレイン領域とを形成するステップと、
によって形成されることを特徴とする浮遊ゲート型メモリアレイの形成方法。
【請求項２６】
請求項２５記載の浮遊ゲートメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体を行構造として形成するステップと、
隣接する前記行との間に酸化物絶縁層を堆積することによって、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行との間に絶縁領域を形成するステップと、
をさらに備えることを特徴とする浮遊ゲートメモリアレイの形成方法。
【請求項２７】
基板上に複数の柱状部と前記柱状部の間に介在する複数のトレンチとを形成するステップと、
複数のＮＲＯＭメモリセル構造体を形成するステップと、
を備えるＮＲＯＭメモリアレイの形成方法であって、
前記各ＮＲＯＭメモリセル構造体は、
前記複数のトレンチの１つのトレンチの第１側壁にＮＲＯＭメモリセルを形成するステップと、
前記１つのトレンチの第２側壁に選択ゲートを形成するステップと、
前記１つのトレンチの底部にソース／ドレイン領域を形成するステップと、
によって形成されることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項２８】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、前記基板は、Ｐ型ドーピングされていることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項２９】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、
前記複数のＮＲＯＭメモリセル構造体を行構造として形成するステップと、
前記複数のＮＲＯＭメモリセル構造体の前記各行の下にＰウェル絶縁領域を形成するステップと、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３０】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、
前記複数のＮＲＯＭメモリセル構造体を行構造として形成するステップと、
前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間に絶縁領域を形成するステップと、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３１】
請求項３０記載のＮＲＯＭメモリアレイの形成方法において、複数の縦型ＮＯＲ型ＮＲＯＭメモリセル構造体の隣接する前記行の間に絶縁領域を形成する前記ステップは、酸化物絶縁材の絶縁領域を形成するステップをさらに備えることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３２】
請求項３０記載のＮＲＯＭメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間の前記絶縁領域を横切るように複数のワード線を形成するステップをさらに備え、
前記各ワード線は、前記複数のＮＲＯＭメモリセル構造体の前記各行の単一のＮＲＯＭメモリセルの制御ゲートに接続されることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３３】
請求項３０記載のＮＲＯＭメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体の隣接する前記行の間の前記絶縁領域を横切るように複数の選択線を形成するステップをさらに備え、
前記各選択線は、前記複数のＮＲＯＭメモリセル構造体の前記各行の単一の選択ゲートの制御ゲートに接続されることを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３４】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、前記１つのトレンチの第１側壁にＮＲＯＭメモリセルを形成する前記ステップと、前記１つのトレンチの第２側壁に選択ゲートを形成する前記ステップとは、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成するステップと、前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成するステップと、をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３５】
請求項３４記載のＮＲＯＭメモリアレイの形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物との複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイドと酸化物の複合層のうちの１つでＮＲＯＭトランジスタゲート絶縁積層体を形成するステップをさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３６】
請求項３４記載のＮＲＯＭメモリアレイの形成方法において、前記第１側壁の表面にＮＲＯＭトランジスタゲート絶縁積層体を形成する前記ステップと前記第２側壁の表面に選択ゲートトランジスタゲート絶縁積層体を形成する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層するステップと、前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層するステップとをさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３７】
請求項３６記載のＮＲＯＭメモリアレイの形成方法において、前記第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層する前記ステップと前記第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層する前記ステップは、前記第１側壁の前記表面にトンネル絶縁層をまず形成し、前記トンネル絶縁層に電荷捕獲層を積層し、その後、前記電荷捕獲層に、及び、前記第２側壁の前記表面に、前記第１及び前記第２絶縁層をそれぞれ積層し、前記第１絶縁層に、及び、前記第２絶縁層に、前記１制御ゲートと前記第２制御ゲートを、それぞれ積層するステップをさらに備え、前記各層は、前記トレンチを覆うように堆積され、マスキング処理され、結合した層において方向性エッチングされて、前記ＮＲＯＭゲート絶縁積層体と前記選択ゲートゲート絶縁積層体を作製することを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３８】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上の選択ゲートドレイン領域に接続された少なくとも１本の第１ビット／データ線を形成するステップと、
前記複数のＮＲＯＭメモリセル構造体の前記複数の柱状部の最上部に形成された１以上のＮＲＯＭメモリセルソース／ドレイン領域に接続された少なくとも１本の第２ビット／データ線を形成するステップと、
をさらに備えたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項３９】
請求項２７記載のＮＲＯＭメモリアレイの形成方法において、複数のＮＲＯＭメモリセル構造体を形成する前記ステップにおいては、前記複数のＮＲＯＭメモリセル構造体は、行に形成され、前記各行の前記各ＮＲＯＭメモリセル構造体の前記ＮＲＯＭメモリセルと前記選択ゲートを、交互パターンで形成して、前記行の前記各柱状部が、前記柱状部の側壁に形成された２つの前記選択ゲート、又は、２つの前記ＮＲＯＭメモリセルを有するようにしたことを特徴とするＮＲＯＭメモリアレイの形成方法。
【請求項４０】
基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
前記各トレンチの第１側壁に複数のＮＲＯＭメモリセルを形成するステップと、
前記各トレンチの第２側壁に複数の選択ゲートを形成するステップと、
前記複数の柱状部の最上部及び前記複数のトレンチの底部に１以上のソース／ドレイン領域を形成するステップと、
を備えたことを特徴とするＮＲＯＭ ＥＥＰＲＯＭメモリデバイスの形成方法。
【請求項４１】
１以上の隆起領域を有し、前記隆起領域の間にトレンチが形成された基板と、
前記トレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を備えたＮＡＮＤ型ＮＲＯＭメモリセル列であって、
前記複数のＮＲＯＭメモリセルは、前記１以上の隆起領域の最上部及び前記トレンチの底部に形成されたソース／ドレイン領域によって、直列に接続され、
前記列の第１ＮＲＯＭメモリセルは、第１選択ゲートに接続されることを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４２】
請求項４１記載のＮＡＮＤ型ＮＲＯＭメモリセル列において、前記列の最後のＮＲＯＭメモリセルは、第２選択ゲートに接続されることを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４３】
請求項４１記載のＮＡＮＤ型ＮＲＯＭメモリセル列において、前記隆起領域は、柱状部であることを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４４】
請求項４２記載のＮＡＮＤ型ＮＲＯＭメモリセル列において、前記列のＮＲＯＭメモリセルの制御ゲートにそれぞれが接続された複数のワード線と、
前記列の選択ゲートの制御ゲートにそれぞれが接続された１以上の選択線と、
前記第１選択ゲートのソース／ドレインに接続された第１ビット線と、
前記列の前記第２選択ゲートのソース／ドレインに接続された第２ビット線と、
をさらに備えたことを特徴とするＮＡＮＤ型ＮＲＯＭメモリセル列。
【請求項４５】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板と、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を備えたメモリアレイであって、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成し、
前記各ＮＡＮＤ型メモリ列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各ＮＡＮＤ型メモリ列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするメモリアレイ。
【請求項４６】
請求項４５記載のメモリアレイにおいて、それぞれ異なるメモリ列内にある１以上のＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各メモリ列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット線と、
前記各メモリ列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット線と、
をさらに備えたことを特徴とするメモリアレイ。
【請求項４７】
請求項４５記載のメモリアレイにおいて、隣接する前記メモリ列の間に、絶縁領域が形成されることを特徴とするメモリアレイ。
【請求項４８】
複数の柱状部と前記柱状部の間に介在する複数のトレンチを有する基板上に形成されたメモリアレイと、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を備えたメモリデバイスであって、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成して、
前記各列の第１ＮＲＯＭメモリセルは、第１選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２選択ゲートに接続されることを特徴とするメモリデバイス。
【請求項４９】
請求項４８記載のメモリデバイスにおいて、それぞれ異なる列内にある１以上のＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット／データ線と、
前記各列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット／データ線と、
をさらに備えたことを特徴とするメモリデバイス。
【請求項５０】
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたＮＡＮＤ型メモリアレイと、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
制御回路と、
行デコーダと、
それぞれ異なる列内にある１以上のＮＲＯＭメモリセルの１以上の制御ゲートにそれぞれが接続され、前記行デコーダに接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット線と、
前記各列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット線と、
を備えたメモリデバイスであって、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成し、
前記各列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするメモリデバイス。
【請求項５１】
少なくとも１つのメモリデバイスに接続されたプロセッサを備えたシステムであって、前記少なくとも１つのメモリデバイスは、
複数の柱状部と前記柱状部の間に介在する複数のトレンチとを有する基板上に形成されたメモリアレイと、
前記複数の柱状部と前記複数のトレンチの側壁に縦型に形成された複数のＮＲＯＭメモリセルと、
を有し、
前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部及び前記複数のトレンチの底部に形成されたソース／ドレイン領域によって、相互に接続されて、複数のＮＡＮＤ型メモリ列を構成し、
前記各列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするシステム。
【請求項５２】
行及び列に配置され、相互に接続されて、複数のＮＡＮＤ型メモリ列を形成する複数のＮＲＯＭメモリセルを有し、基板上に形成されたメモリアレイと、
前記複数のＮＲＯＭメモリセルの行の１以上のゲートにそれぞれが接続された複数のワード線と、
１以上の選択ゲートにそれぞれが接続された複数の選択線と、
前記各列の前記第１選択ゲートのソース／ドレインに接続された少なくとも１本の第１ビット線と、
前記各列の前記第２選択ゲートのソース／ドレインに接続された少なくとも１本の第２ビット線と
を備えたメモリデバイスであって、
前記複数のＮＲＯＭメモリセルは、前記基板上に形成された複数の柱状部及び前記柱状部に関連付けられた複数のトレンチの側壁に縦型に形成され、前記複数のＮＲＯＭメモリセルは、前記複数の柱状部の最上部、及び、前記複数のトレンチの底部に形成されたソース／ドレイン領域によって相互に接続されて、前記複数のＮＡＮＤ型メモリ列を構成し、
前記各列の第１ＮＲＯＭメモリセルは、第１縦型選択ゲートに接続され、前記各列の最後のＮＲＯＭメモリセルは、第２縦型選択ゲートに接続されることを特徴とするメモリデバイス。
【請求項５３】
ＮＡＮＤ型メモリセル列の形成方法であって、
基板上に１以上の隆起領域を形成して、その間にトレンチを形成するステップと、
前記１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成するステップと、
前記１以上の隆起領域の最上部、及び、前記トレンチの底部に１以上のソース／ドレイン領域を形成するステップと、
前記列の第１ＮＲＯＭメモリセルに接続される第１縦型選択ゲートと、前記列の最後のＮＲＯＭメモリセルに接続される第２縦型選択ゲートとを形成するステップと、
を備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５４】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、基板上に１以上の隆起領域を形成する前記ステップは、前記基板に前記トレンチをエッチング形成することを備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５５】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、基板上に１以上の隆起領域を形成する前記ステップは、前記基板上に１以上の柱状部を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５６】
請求項５５記載のＮＡＮＤ型メモリセル列の形成方法において、基板上に１以上の隆起領域を形成する前記ステップは、前記基板上にさらに基板材料を堆積して前記１以上の柱状部を形成するステップを備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５７】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、前記１以上の隆起領域の最上部、及び、前記トレンチの底部に１以上のソース／ドレイン領域を形成する前記ステップは、前記複数のＮＲＯＭメモリセルの形成前、又は、前記複数のＮＲＯＭメモリセルの形成後、に前記１以上の隆起領域の最上部、及び、前記トレンチの底部に前記１以上のソース／ドレイン領域を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５８】
請求項５３記載のＮＡＮＤ型メモリセル列の形成方法において、前記１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成する前記ステップと前記ＮＡＮＤ型メモリセル列の第１ＮＲＯＭメモリセルに接続される第１縦型選択ゲートと前記列の最後のＮＲＯＭメモリセルに接続される第２縦型選択ゲートを形成する前記ステップは、複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成するステップと、複数の選択された第２側壁の表面に第１及び第２選択ゲートゲート絶縁積層体を形成するステップとをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項５９】
請求項５８記載のＮＡＮＤ型メモリセル列の形成方法において、前記複数の選択された第１側壁の表面に複数のＮＲＯＭゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物の複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイド−酸化物の複合層のうちの１つでＮＲＯＭゲート絶縁積層体を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項６０】
請求項５８記載のＮＡＮＤ型メモリセル列の形成方法において、複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成するステップと、複数の選択された第２側壁の表面に第１及び第２縦型選択ゲートゲート絶縁積層体を形成するステップとによって前記１以上の隆起領域の側壁に複数のＮＲＯＭメモリセルを形成する前記ステップは、前記複数の選択された第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層するステップと、前記複数の選択された第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層するステップとをさらに備えたことを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項６１】
請求項６０記載のＮＡＮＤ型メモリセル列の形成方法において、前記複数の選択された第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層として第１絶縁層を積層し、前記第１絶縁層に第１制御ゲートを積層する前記ステップと前記複数の選択された第２側壁の前記表面に第２絶縁層を形成し、前記第２絶縁層に第２制御ゲートを積層する前記ステップは、前記複数の選択された第１側壁の前記表面にトンネル絶縁層をまず形成し、前記トンネル絶縁層に電荷捕獲層を積層し、その後、前記複数の選択された第１側壁の前記電荷捕獲層に、及び、前記複数の選択された第２側壁の前記表面に、前記第１及び前記第２絶縁層をそれぞれ積層し、前記第１絶縁層に、及び、前記第２絶縁層に、前記１制御ゲートと前記第２制御ゲートを、それぞれ積層するステップをさらに備え、前記各層は、前記２つの隆起領域と前記トレンチとを覆うように堆積され、マスキング処理され、方向性エッチングされることを特徴とするＮＡＮＤ型メモリセル列の形成方法。
【請求項６２】
基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
前記複数の柱状部の複数の選択された第１側壁に複数の縦型ＮＲＯＭメモリセルを形成するステップと、
前記複数の柱状部の複数の選択された第２側壁に複数の選択ゲートを形成するステップと、
前記複数の柱状部の最上部、及び、前記複数のトレンチの底部に１以上のソース／ドレイン領域を形成し、複数のＮＡＮＤ型メモリ列を形成するステップと、
を備えるＮＡＮＤ型メモリアレイの形成方法。
【請求項６３】
請求項６２記載のＮＡＮＤ型メモリアレイの形成方法において、前記各列の下にＰウェル絶縁領域を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６４】
請求項６２記載のＮＡＮＤ型メモリアレイの形成方法において、隣接する前記メモリ列の間に絶縁領域を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６５】
請求項６４記載のＮＡＮＤ型メモリアレイの形成方法において、隣接する前記メモリ列の間の前記絶縁領域を横切るように複数のワード線と複数の選択線を形成するステップをさらに備え、
前記各ワード線は、前記各メモリ列の単一のＮＲＯＭメモリセルの制御ゲートに接続され、前記各選択線は、前記各メモリ列の選択ゲートに接続されることを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６６】
請求項６２記載のＮＡＮＤ型メモリアレイの形成方法において、複数の選択された第１側壁に複数の縦型ＮＲＯＭメモリセルを形成する前記ステップと複数の選択された第２側壁に複数の選択ゲートを形成する前記ステップは、前記複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成するステップと、前記複数の選択された第２側壁の表面に選択ゲートゲート絶縁積層体を形成するステップと、をさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６７】
請求項６６記載のＮＡＮＤ型メモリアレイの形成方法において、前記複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成する前記ステップは、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、酸化物−Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、又は、Ｌａの酸化物−酸化物の複合層、酸化物−Ｓｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、及び、Ｌａの非化学量論的酸化物−酸化物の複合層、酸化物−熱処理ではなく湿式処理による酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化物−酸化物の複合層、酸化物−シリコンリッチ酸化アルミニウム−酸化物の複合層、及び、酸化物−シリコンカーバイドのナノ粒子を含むシリコンオキサイド−酸化物の複合層のうちの１つでＮＲＯＭゲート絶縁積層体を形成するステップをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６８】
請求項６６記載のＮＡＮＤ型メモリアレイの形成方法において、前記複数の選択された第１側壁の表面にＮＲＯＭゲート絶縁積層体を形成する前記ステップと、前記複数の選択された第２側壁の表面に選択ゲートゲート絶縁積層体を形成する前記ステップとは、前記複数の選択された第１側壁の前記表面にトンネル絶縁層を形成し、前記トンネル絶縁層に電荷捕獲層を積層し、前記電荷捕獲層にゲート間絶縁層を積層し、前記ゲート間絶縁層に制御ゲートを積層するステップと、前記複数の選択された第２側壁の前記表面に絶縁層を形成し、前記絶縁層に制御ゲートを積層するステップとをさらに備えたことを特徴とするＮＡＮＤ型メモリアレイの形成方法。
【請求項６９】
基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチを形成するステップと、
前記複数の柱状部の複数の選択された第１側壁に複数の縦型ＮＲＯＭメモリセルを形成するステップと、
前記複数の柱状部の複数の選択された第２側壁に複数の選択ゲートを形成するステップと、
前記複数の柱状部の最上部、及び、前記複数のトレンチの底部に１以上のソース／ドレイン領域を形成し、複数のＮＡＮＤ型メモリ列を形成するステップと、
を備えるメモリデバイスの形成方法。
【請求項７０】
基板上にマスク材の層を堆積し、前記マスク材をパターニングし、前記基板を異方性エッチングすることによって、前記基板上に複数の柱状部と前記複数の柱状部の間に介在する複数のトレンチとを形成するステップと、
複数のＮＲＯＭメモリセルと１以上の選択ゲートとを有するＮＡＮＤ型ＮＲＯＭメモリセル列を形成するステップと、
を備えたＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法であって、
前記列は、
前記複数の柱状部と前記複数のトレンチとを覆うようにトンネル絶縁層材の層を堆積するステップと、
前記トンネル絶縁材の層をマスキング処理、及び異方性エッチングして、前記複数の柱状部の複数の選択された第１側壁にＮＲＯＭメモリセルのトンネル絶縁層を形成するステップと、
前記複数の柱状部と前記複数のトレンチとを覆うように電荷捕獲層材料の層を堆積するステップと、
前記電荷捕獲層材料の層をマスキング処理、及び異方性エッチングして、前記複数の選択された第１側壁上の前記トンネル絶縁層に電荷捕獲層を積層するステップと、
前記複数の柱状部と前記複数のトレンチとを覆うようにゲート絶縁層材料の層を堆積するステップと、
前記ゲート絶縁材料の層をマスキング処理、及び異方性エッチングして、前記複数の選択された第１側壁に前記複数のＮＲＯＭメモリセルのゲート絶縁層を形成し、前記複数の柱状部の前記複数の選択された第２側壁に選択ゲートのゲート絶縁層を形成するステップと、
前記複数の柱状部と前記複数のトレンチとを覆うようにゲート材料の層を堆積するステップと、
前記ゲート材料の層をマスキング処理、及び異方性エッチングして、前記複数の選択された第１側壁、及び、前記複数の選択された第２側壁の前記絶縁層に制御ゲートを積層するステップと、
によって形成されることを特徴とするＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法。
【請求項７１】
請求項７０記載のＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法において、前記各トレンチの底部と前記各柱状部の最上部とにドーパント材料を拡散し、前記１以上の選択ゲートのソース領域及びドレイン領域と前記複数のＮＲＯＭメモリセルのソース領域及びドレイン領域とを形成するステップとをさらに備えたことを特徴とするＮＲＯＭ ＮＡＮＤ型メモリセル列の形成方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【公表番号】特表２００７−５２３５０２（Ｐ２００７−５２３５０２Ａ）
【公表日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願番号】特願２００７−５００８７７（Ｐ２００７−５００８７７）
【出願日】平成１７年２月１６日（２００５．２．１６）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００４８１５
【国際公開番号】ＷＯ２００５／０８３７８２
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５０６１５２８５２）マイクロン テクノロジー、インコーポレイテッド (15)
【Ｆターム（参考）】
【公表日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願日】平成１７年２月１６日（２００５．２．１６）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００４８１５
【国際公開番号】ＷＯ２００５／０８３７８２
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５０６１５２８５２）マイクロン テクノロジー、インコーポレイテッド (15)
【Ｆターム（参考）】
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