【課題】配線間に形成される容量を低減でき、メモリセルのしきい値電圧の変動を抑制できる不揮発性半導体記憶装置およびこの製造方法を提供する。
【解決手段】半導体基板１上に、第１絶縁膜１５を介して形成された第１フローティングゲートＦＧａ及び第２フローティングゲートＦＧｂと、第１フローティングゲートＦＧａ上に、第３絶縁膜１８ａを介して形成され、幅が第１フローティングゲートＦＧａより広い第１幅広部２８ａを有する第１コントロールゲートＣＧ１と、第２フローティングゲートＦＧｂ上に、同様に形成された第２幅広部２８ｂを有する第２コントロールゲートＣＧ２と、第１コントロールゲートＣＧ１と、第２コントロールゲートＣＧ２とを覆うように形成された層間絶縁膜１７と、層間絶縁膜１７において、少なくとも、第１フローティングゲートＦＧａと第２フローティングゲートＦＧｂとの間に位置する部分に形成された空隙部ＧＡとを備える。 （もっと読む）

【課題】レギュラセル（１６）とレファレンスセル（２６）のセンスアンプ（３０）への出力の遅延時間の差を小さくし、チップ面積の縮小化またはセンス動作を高速化することが可能な半導体装置を提供する。
【解決手段】本発明は、レギュラセクタ（１０）内に配置され、ワードライン（１４）に接続されたレギュラセル（１６）と、レギュラセル（１０）からデータを読み出す際使用される複数のレファレンスセル（２６）と、複数のレファレンスセルが接続されるレファレンスワードライン（２４）と、レファレンスワードラインに隣接して配置されるダミーワードライン（２５）とを具備し、データを読み出すレギュラセル（１６）の有するワードライン距離に応じ、複数のレファレンスセル（２６）のうち１つが選択される半導体装置である。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】不揮発性メモリを用いた半導体装置において、消去動作の高速化及び低消費電力化を実現する。
【解決手段】チャネル形成領域、トンネル絶縁膜及び浮遊ゲートを順に積層した不揮発性メモリにおいて、チャネル形成領域を酸化物半導体層により構成する。さらに、チャネル形成領域の下側に、浮遊ゲートと対向する位置に消去用の金属配線を設けた構造とする。上記構造により、消去動作において、浮遊ゲートに蓄積された電荷はチャネル形成領域を介して金属配線に引き抜かれる。これにより、半導体装置の消去動作を高速化し、低消費電力化を実現できる。 （もっと読む）

【課題】スプリットゲート型のＭＯＮＯＳメモリセルを有する半導体記憶装置において、ＳＳＩ方式による書込み時のディスターブ耐性を向上させる。また、非選択メモリセルのディスターブ耐性が向上することにより、メモリモジュールの面積を低減させる。
【解決手段】メモリゲート電極１２の側面において、電荷蓄積膜９と絶縁膜１１との間に絶縁膜１０を形成し、メモリゲート電極１２側面の絶縁膜１０および１１の合計の厚さを、メモリゲート電極１２下部の絶縁膜１１の厚さよりも厚く形成する。 （もっと読む）

【課題】メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供する。
【解決手段】ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路と、前記制御回路は、前記ビット線のうち第１のビット線ＢＬｏに接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記第１のビット線に隣接して配置された第２のビット線ＢＬｅと、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線ＳＲＣに、正の第１の電圧Ｖｆｉｘを供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給する。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】酸化物半導体層を含むトランジスタを有する不揮発性メモリにおいて、保持された情報を容易に消去できる不揮発性メモリを提供する。
【解決手段】不揮発性メモリは、第１のトランジスタ２０及び第２のトランジスタ２１を有するメモリセルを有し、第１のトランジスタ２０は第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、第２のトランジスタ２１は酸化物半導体からなる第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、第２のソース電極及び第２のドレイン電極の一方は第１のゲート電極と電気的に接続され、メモリセルへの情報の書き込み及び消去は、第２のソース電極及び第２のドレイン電極の一方と、第１のゲート電極との間のノードの電位を高くすることにより情報が書き込まれ、第２のチャネルに紫外線を照射して、ノードの電位を低くすることにより情報が消去される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】 電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。
【解決手段】 ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜１１５と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。第２の絶縁膜１１２と第３の絶縁膜１１３との間には、第１のブロック層１１２Ｂが設けられ、第３の絶縁膜１１３と第４の絶縁膜１１４との間には、第２のブロック層１１３Ｂが設けられている。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の動作電圧を低減させる。
【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭを有する半導体装置であって、個々のメモリセルＭＣ１は、メモリ用ｐウェルＰＷ１に配置されたｎチャネル型の書き込みトランジスタＱＷ１および容量部ＣＭ１と、メモリ用ｎウェルＮＷ１に配置されたｐチャネル型の消去トランジスタＱＥ１とを有する。これらの素子は、メモリ用ゲート絶縁膜ＭＩ１を介して形成され、浮遊状態にある浮遊ゲート電極ＦＧ１の一部を共有している。書き込みトランジスタＱＷ１は、浮遊ゲート電極ＦＧ１に電子を注入することで書き込み動作を行うための素子である。容量部ＣＭ１は、浮遊ゲート電極ＦＧ１の電位を制御するための素子である。消去トランジスタＱＥ１は、浮遊ゲート電極ＦＧ１の電子を引き抜くことで消去動作を行うための素子である。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成される。 （もっと読む）

【課題】不揮発性メモリセルに複数の閾値電圧を記憶し、前記閾値電圧をワード線に印加した複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリの温度補償回路を単純化する。
【解決手段】基準電圧を発生する電源回路を有し、前記複数のワード線選択レベル電圧を発生する複数の電圧発生回路を、比較器と、チャージポンプ回路と、複数の拡散抵抗素子を直列に接続した分圧回路で構成し、前記基準電圧を前記比較器の負側入力端子に接続し、前記比較器の出力端子を前記チャージポンプ回路の入力端子に接続し、前記チャージポンプで昇圧した出力電圧を前記ワード線と前記分圧回路に接続し、前記分圧回路から引き出した分圧電圧を前記比較器の正側入力端子に接続し、前記複数の電圧発生回路の前記分圧電圧の温度による電圧変化率（温度勾配）を等しくし、前記電源回路が前記温度勾配を有する前記基準電圧を発生する。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能と製造歩留まりを向上させる。
【解決手段】半導体基板１の上部に、制御ゲート電極ＣＧとその上の絶縁膜５とその上の絶縁膜６とを有する積層パターン７が形成され、半導体基板１の上部に、積層パターン７と隣り合うメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧと半導体基板１との間にはゲート絶縁膜用の絶縁膜３が形成され、メモリゲート電極ＭＧと半導体基板１との間および積層パターン７とメモリゲート電極ＭＧとの間には、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜からなる絶縁膜９が形成されている。積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁では、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退しており、制御ゲート電極ＣＧの上端角部Ｃ１が丸みを帯びている。 （もっと読む）

【課題】メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０上にメモリセル領域と周辺回路領域とを有する。まず、メモリセル領域の半導体基板１０に溝を形成し、メモリセル領域の溝内に酸化膜を形成し、メモリセル領域の溝内における底面の酸化膜のみを除去し、メモリセル領域の溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離２０を形成する。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）