【課題】７０ｎｍ以下の金属配線を有する次世代ＤＲＡＭで要求される容量および良好な漏れ電流特性を確保できるキャパシタ及びその製造方法を提供する。
【解決手段】キャパシタ形成方法は、ストレージ電極６５を形成するステップと、ストレージ電極６５の表面をプラズマ窒化６６Ａ処理するステップと、該表面がプラズマ窒化６６Ａ処理されたストレージ電極６５上にＺｒＯ_２薄膜６７を蒸着するステップと、ＺｒＯ_２薄膜６７の表面をプラズマ窒化処理して、表面が窒化６６ＢされたＺｒＯ_２薄膜を形成するステップと、窒化６６Ｂされた前記ＺｒＯ_２薄膜上にプレート電極６８を形成するステップとを含む。 （もっと読む）

【課題】注入した不純物の拡散を抑制しつつ結晶欠陥を低減する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、リンまたはボロンを分子状イオンの形態で含有する第１の不純物８０と、リンまたはボロンよりも注入量が少ない炭素、フッ素または窒素を分子状イオンの形態で含有する、もしくは、リンまたはボロンよりも注入量が少ない炭素を原子イオンの形態で含有する第２の不純物８１と、を半導体層１に注入して不純物注入層９を形成する工程を含む。 （もっと読む）

【課題】 信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供する。
【解決手段】 不揮発性素子は、基板１００、基板１００の上に形成され、制御ベースゲート１２０ａ及び制御ベースゲート１２０ａの上に形成される制御金属ゲート１２５ａｎを有する制御ゲート電極１３７、制御ゲート電極１３７と基板１００との間に形成される電荷格納領域１１０ａ、制御ゲート電極１３７の上に形成される制御ゲートマスクパターン１３０、及び制御ゲートマスクパターン１３０及び制御ベースゲート１２０ａの間に形成された制御金属ゲート１２５ａの側壁の上に形成される酸化防止スペーサ１３５ａを備える。このとき、制御金属ゲート１２５ａｎの幅は、制御ゲートマスクパターン１３０の幅より小さくなるように形成されている。これにより、制御金属ゲート１２５ａｎが酸化工程又は酸化物等によって酸化されることを防止することができる。 （もっと読む）

【課題】 フローティングゲートメモリやＭＮＯＳメモリのような極薄膜の絶縁層を必要とせず、印刷、塗布でメモリ素子が製造可能となる簡便で、注入電荷量の制御が容易な帯電体、並びにこの帯電体をゲート絶縁膜に用いてＦＥＴを作製することにより、閾値電圧制御が可能で、長時間制御された閾値電圧状態を保持可能なＦＥＴ及びメモリ素子を提供する。
【解決手段】 電荷注入が生じる電界強度（以降、電荷注入耐圧）および絶縁耐圧がそれぞれＥ_ＣＩ，ＨおよびＥ_ＢＨである絶縁体(以下，高電荷注入耐圧材料)と、その電荷注入耐圧Ｅ_ＣＩ，ＬがＥ_ＣＩ，Ｌ ＜ Ｅ_Ｃｌ，Ｈの関係にある絶縁体（以下、低電荷注入耐圧材料）の二種類の絶縁体を積層した絶縁物で、高電荷注入耐圧材料と低電荷注入耐圧材料のそれぞれに接し離れた２枚の電極にＥ_ＣＩ，Ｌ ＜ ｜Ｅ｜ ＜ Ｅ_ＢＨ の電界強度で電圧を印加して低電荷注入耐圧材料側から電荷を絶縁体内に注入して帯電させる帯電体。 （もっと読む）

【課題】高温ポストアニールのステップを必要とせず、従来の低温ポリシリコン薄膜トラ
ンジスタと集積可能な、高効率の太陽電池を提供する。
【解決手段】基板と、前記基板上に形成された第１導電層と、前記第１導電層上に形成されたＮドープまたはＰドープの第１半導体層と、前記第１半導体層上に形成され、複数のレーザー誘起凝集シリコンナノドットを有するシリコンリッチ誘電体層と、前記シリコンリッチ誘電体層上に形成されたＮドープまたはＰドープの第２半導体層と、前記第２半導体層上に形成された第２導電層と、を含み、前記基板、前記第１導電層、および前記第１半導体層と、前記第２半導体層および前記第２導電層と、のいずれかは、透明材料からなることを特徴とする太陽電池。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】ＤＲＡＭに、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜、炭化シリコン膜および窒化ガリウム膜などでなるトランジスタを用いることで、キャパシタの電位の保持期間が延びる。また、メモリセルが容量の異なるｎ個のキャパシタを有し、ｎ個のキャパシタとそれぞれ異なるｎ本のデータ線を接続することによって保持容量を様々にとることができる。 （もっと読む）

【課題】微細化しても高い性能を実現可能な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第１のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第１のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第１のゲート側壁上およびソース・ドレイン半導体層上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁、を備える。 （もっと読む）

【課題】立体構造を有する電極などの部材上に、組成の同じＡＬＤ膜を形成することの可能な半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、前記下部電極の表面および前記層間絶縁膜の表面に、Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程と、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程と、酸化剤を反応室に供給する工程と、前記酸化剤を前記反応室から真空排気する第２の真空排気工程と、繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を採用する。 （もっと読む）

【課題】リフレッシュ時間のマージンを十分に確保しつつ、微細化が可能な半導体記憶装置を提供することを目的とする。
【解決手段】メモリセルを、読み出しトランジスタ、書き込みトランジスタ、キャパシタにより構成する。かかる構成において、キャパシタは読み出しトランジスタのゲートにかかる電位を制御する。書き込みトランジスタは、データの書き込みおよび消去を制御するとともに、キャパシタに蓄積された電荷が、該書き込みトランジスタのリーク電流で消失しないように、オフ時の電流が小さいトランジスタで構成する。書き込みトランジスタを構成する半導体層は、読み出しトランジスタのゲート電極とソース領域の間を架橋するように設ける。キャパシタは、読み出しトランジスタのゲート電極と重畳するように設ける。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなる。
【解決手段】１つのビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと４乃至６４個のメモリセル（ＣＬ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ１＿ｎ＿ｍとＳＴｒ２＿ｎ＿ｍを有し、また、選択トランジスタＳＴｒ２＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線に出力できる。 （もっと読む）

【課題】ウィンドウ特性の向上とリテンション特性の向上とを同時に図ることのできる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング酸化膜、ゲート電極が、下側からこの順で形成された積層構造を有する半導体装置を製造する方法であって、前記ブロッキング酸化膜を形成する工程が、前記チャージトラップ膜上に結晶質膜を形成する結晶質膜形成工程と、前記結晶質膜の上層にアモルファス膜を形成するアモルファス膜形成工程とを具備し、前記結晶質膜形成工程と、前記アモルファス膜形成工程とを同一の処理容器内で連続的に行う。 （もっと読む）

【課題】チャネル領域にソース領域及びドレイン領域を形成せずに、信頼性が高い動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、チャネル領域上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた複数の浮遊ゲートと、浮遊ゲートの上に設けられた第２の絶縁膜と、第２の絶縁膜の上に設けられた制御ゲートとを備えている。複数の浮遊ゲートは第１の方向及びこれに交差する第２の方向に分断されている。制御ゲートは第１の方向に対して交差する第２の方向に延びている。浮遊ゲートのフリンジ電界によって、第１の方向で隣り合う浮遊ゲート間の下のチャネル領域の表面に反転層が形成される。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置する。 （もっと読む）

【課題】消費電力の少ない新規の半導体メモリ装置を提供する
【解決手段】書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとキャパシタＣＳ＿ｎ＿ｍの一方の電極を接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートとドレインを、それぞれ書き込みワード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍに、キャパシタＣＳ＿ｎ＿ｍの他方の電極を読み出しワード線ＲＷＬ＿ｎに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインを読み出しビット線ＲＢＬ＿ｍに接続した構造とする。ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 （もっと読む）

【課題】半導体基板の欠陥を低減する。また、歩留まり高く欠陥の少ない半導体基板を作製する。また、歩留まり高く半導体装置を作製する。
【解決手段】支持基板に酸化絶縁層を介して半導体層を設け、該半導体層の端部における、支持基板及び酸化絶縁層の密着性を高めた後、半導体層の表面の絶縁層を除去し、半導体層にレーザ光を照射して、平坦化された半導体層を得る。半導体層の端部において、支持基板及び酸化絶縁層の密着性を高めるために、半導体層の表面から、レーザ光を照射する。 （もっと読む）

【課題】ＭＩＳトランジスタの特性ばらつきを増大させることなく、面積が縮小可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１における第１の素子分離領域２ａに囲まれた第１の活性領域１ａと、第１の活性領域上に順次形成された第１のゲート絶縁膜６ａ、第１のゲート電極９ａとを有する第１のＭＩＳトランジスタと３４と、半導体基板１における第２の素子分離領域２ｂに囲まれた第２の活性領域１ｂと、第２の活性領域上に順次形成された第２のゲート絶縁膜６ｂ、第２のゲート電極９ｂとを有する第２のＭＩＳトランジスタ３２とを備える。第１のゲート電極９ａは、第１の活性領域１ａの上面上だけでなく側面上に第１のゲート絶縁膜６ａを介して形成されており、第２のゲート電極９ｂは、第２の活性領域１ｂの上面上に形成されており、側面上には形成されない。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】空隙ＡＧ１の埋め込み絶縁膜４が除去される前に側壁保護膜３´にてトンネル絶縁膜５の側壁を覆うことにより、埋め込み絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護できるようにする。 （もっと読む）

【課題】特性を向上させる不揮発性メモリを有する半導体装置を提供する。
【解決手段】半導体装置を、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように配置されたメモリゲート電極ＭＧと、絶縁膜３と、その内部に電荷蓄積部を有する絶縁膜５と、を有するよう構成する。このうち、メモリゲート電極ＭＧは、絶縁膜５上に位置する第１シリコン領域６ａと、第１シリコン領域６ａの上方に位置する第２シリコン領域６ｂと、を有するシリコン膜よりなり、第２シリコン領域６ｂは、ｐ型不純物を含有し、第１シリコン領域６ａのｐ型不純物の濃度は、第２シリコン領域６ｂのｐ型不純物の濃度よりも低く構成する。 （もっと読む）

【課題】データの保持期間を長くする半導体装置又は半導体記憶装置を提供する。
【解決手段】一対の不純物領域を有する第１の半導体層１５２ａと、第１の半導体層と同じ材料であり、第１の半導体層と離間する第２の半導体層１５２ｂと、第１、第２の半導体層の上に設けられた第１の絶縁層１５３と、第１の絶縁層１５３を介して第１の半導体層に重畳する第１の導電層１５４と、第１の絶縁層１５３を介して第１の導電層に重畳し、第１の半導体層と異なる材料である第３の半導体層１５６と、第１の導電層及び第３の半導体層に電気的に接続される第２の導電層１５７ｂと、第３の半導体層１５６に電気的に接続され、第２の導電層と同じ材料である第３の導電層１５７ａと、第３の半導体層、第２の導電層、及び第３の導電層の上に設けられた第２の絶縁層１５８と、第２の絶縁層を介して第３の半導体層に重畳する第４の導電層１５９と、を含む。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】トレンチ２内に埋め込まれた第２の埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間にカバー絶縁膜１０が掛け渡されることで、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。 （もっと読む）