半導体装置及びその製造方法
【課題】ＭＩＳトランジスタの特性ばらつきを増大させることなく、面積が縮小可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１における第１の素子分離領域２ａに囲まれた第１の活性領域１ａと、第１の活性領域上に順次形成された第１のゲート絶縁膜６ａ、第１のゲート電極９ａとを有する第１のＭＩＳトランジスタと３４と、半導体基板１における第２の素子分離領域２ｂに囲まれた第２の活性領域１ｂと、第２の活性領域上に順次形成された第２のゲート絶縁膜６ｂ、第２のゲート電極９ｂとを有する第２のＭＩＳトランジスタ３２とを備える。第１のゲート電極９ａは、第１の活性領域１ａの上面上だけでなく側面上に第１のゲート絶縁膜６ａを介して形成されており、第２のゲート電極９ｂは、第２の活性領域１ｂの上面上に形成されており、側面上には形成されない。
【解決手段】半導体装置は、半導体基板１における第１の素子分離領域２ａに囲まれた第１の活性領域１ａと、第１の活性領域上に順次形成された第１のゲート絶縁膜６ａ、第１のゲート電極９ａとを有する第１のＭＩＳトランジスタと３４と、半導体基板１における第２の素子分離領域２ｂに囲まれた第２の活性領域１ｂと、第２の活性領域上に順次形成された第２のゲート絶縁膜６ｂ、第２のゲート電極９ｂとを有する第２のＭＩＳトランジスタ３２とを備える。第１のゲート電極９ａは、第１の活性領域１ａの上面上だけでなく側面上に第１のゲート絶縁膜６ａを介して形成されており、第２のゲート電極９ｂは、第２の活性領域１ｂの上面上に形成されており、側面上には形成されない。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示された技術は、半導体装置及び半導体装置の製造方法に係り、特にＣＭＩＳ型ＳＲＡＭメモリセルの製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路に搭載するシステムの大規模化に伴い、集積回路に搭載するメモリには大規模化及び面積縮小が求められている。搭載メモリの中で一般的なものとして、static random access memory（ＳＲＡＭ）が挙げられる。一般的なＳＲＡＭメモリセルの構成について、以下に、図を参照しながら簡単に説明する。
【０００３】
図１（ａ）は、一般的なＳＲＡＭにおけるメモリセルを示す平面図であり、（ｂ）は、図１（ａ）におけるIb-Ib線（すなわちゲート幅方向）での当該メモリセルの断面図を示す。
【０００４】
図１（ａ）、（ｂ）に示すＳＲＡＭのメモリセルは、ｎチャネル型ＭＩＳトランジスタである２つのアクセストランジスタ１１０及び２つのドライバトランジスタ１１２と、ｐチャネル型ＭＩＳトランジスタである２つのロードトランジスタ１１４とで構成されている。
【０００５】
ロードトランジスタ１１４は、半導体基板１０１のｎ型ウェル領域１０３ａにおける素子分離領域１０２に囲まれた活性領域１０１ａと、活性領域１０１ａ上に形成されたゲート絶縁膜１０４ａと、ゲート絶縁膜１０４ａ上に形成されたゲート電極１０５ａと、活性領域１０１ａにおけるゲート電極１０５ａの両側方下に形成されたｐ型ソースドレイン領域１０６ａとを有している。
【０００６】
ドライバトランジスタ１１２は、半導体基板１０１のｐ型ウェル領域１０３ｂにおける素子分離領域１０２に囲まれた活性領域１０１ｂと、活性領域１０１ｂ上に形成されたゲート絶縁膜１０４ｂと、ゲート絶縁膜１０４ｂ上に形成されたゲート電極１０５ｂと、活性領域１０１ｂにおけるゲート電極１０５ｂの両側方下に形成されたｎ型ソースドレイン領域１０６ｂとを有している。
【０００７】
アクセストランジスタ１１０は、半導体基板１０１のｐ型ウェル領域１０３ｂにおける素子分離領域１０２に囲まれた活性領域１０１ｂと、活性領域１０１ｂ上に形成されたゲート絶縁膜１０４ｃと、ゲート絶縁膜１０４ｃ上に形成されたゲート電極１０５ｃと、活性領域１０１ｂにおけるゲート電極１０５ｃの両側方下に形成されたｎ型ソースドレイン領域１０６ｂとを有している。アクセストランジスタ１１０は、ゲート幅が小さい点以外はドライバトランジスタ１１２と同一の構造を有している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−８７４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＲＡＭ等を含む集積回路は、性能の向上や製造コストの低減を図るためにさらなる微細化が進められている。ＳＲＡＭのメモリセルの面積を縮小するためには、よりチャネル幅の小さいＭＩＳトランジスタを用いるのが効率的であるが、トランジスタのサイズを縮小すると、閾値電圧のばらつきが大きくなる。
【００１０】
図２は、メモリセルを構成するトランジスタの閾値電圧ばらつきと、トランジスタサイズとの関係を示す図である。同図において、閾値電圧ばらつきは、トランジスタのチャネル長とチャネル幅の積（チャネル面積）の平方根に反比例して、増大することが示されている。
【００１１】
ＳＲＡＭセル内のＭＩＳトランジスタの中で、通常ロードトランジスタのゲート幅が最も小さいので、ロードトランジスタのチャネル面積は最も小さく設定される。そのため、図２に示すように、ロードトランジスタの閾値電圧ばらつきはアクセストランジスタやドライブトランジスタよりも大きくなっている。特に、セルの微細化が進んでチャネル面積が縮小すると、閾値電圧ばらつきが増大し、ＳＲＡＭの動作不良を招くことになる。
【００１２】
上記問題に鑑み、本発明は、ＭＩＳトランジスタの特性ばらつきを増大させることなく、セルの面積が縮小可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明の一例に係る半導体装置は、半導体基板における第１の素子分離領域に囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有する第１のＭＩＳトランジスタと、前記半導体基板における第２の素子分離領域に囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する第２のＭＩＳトランジスタとを備え、前記第１のゲート電極は、前記第１の活性領域の上面上だけでなく側面上に前記第１のゲート絶縁膜を介して形成されており、前記第２のゲート電極は、前記第２の活性領域の上面上に形成されており、側面上には形成されていない。
【００１４】
この構成によれば、第１のゲート電極が第１の活性領域の上面上及び側面上に形成されているので、第１のＭＩＳトランジスタのチャネル幅を十分に確保して閾値電圧ばらつき等の特性ばらつきを大きくすることなく、第１のＭＩＳトランジスタの平面面積を縮小することができる。特に、第２のＭＩＳトランジスタの第２の活性領域の側面上には第２のゲート電極を設けない構成にすることで、第２の活性領域の側面上にも第２のゲート電極を設ける場合と比べて基板表面の凹凸が少なくなり、製造時において半導体基板への不純物の導入等を容易にすることができる。
【００１５】
第１のＭＩＳトランジスタはＳＲＡＭのメモリセルに含まれるロードトランジスタであり、第２のＭＩＳトランジスタは、ＳＲＡＭのメモリセルに含まれるドライバトランジスタであってもよい。
【００１６】
本発明の一例に係る半導体装置の製造方法は、半導体基板に、第１の活性領域及び第２の活性領域と、前記第１の活性領域及び前記第２の活性領域をそれぞれ取り囲み、前記第１の活性領域に隣接する第１の素子分離領域と前記第２の活性領域に隣接する第２の素子分離領域とを含む素子分離領域とを形成する工程（ａ）と、前記素子分離領域における前記第１の素子分離領域をエッチングして、前記第１の活性領域の側面を露出させる工程（ｂ）と、前記工程（ｂ）の後に、前記第１の活性領域上に第１のゲート絶縁膜を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ｃ）と、前記第１のゲート絶縁膜上に第１のゲート電極を形成すると共に、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｄ）とを備えている。さらに、前記工程（ｂ）では、前記素子分離領域における前記第２の素子分離領域のエッチングを行わず、前記工程（ｃ）では、前記第１の活性領域の上面だけでなく、前記第１の活性領域の露出している側面上にも前記第１のゲート絶縁膜を形成し、前記工程（ｄ）では、前記第１の活性領域の上面上及び側面上に前記第１のゲート絶縁膜を介して前記第１のゲート電極が形成される。
【００１７】
この方法によれば、工程（ｂ）で第１の活性領域の側面を露出させ、工程（ｃ）、（ｄ）でそれぞれ第１の活性領域の上面上及び側面上に第１のゲート絶縁膜及び第１のゲート電極を形成することで、十分なチャネル幅を確保して閾値のばらつきを増加させずにＭＩＳトランジスタの平面面積を低減することができる。
【発明の効果】
【００１８】
本発明の一例に係る半導体装置によれば、第１のＭＩＳトランジスタの第１の活性領域の上面上及び側面上に第１のゲート電極を設けつつ、第２のＭＩＳトランジスタの第２の活性領域の側面上には第２のゲート電極を設けないので、閾値電圧ばらつきの増加を抑えつつ、平面面積を縮小しうる。
【図面の簡単な説明】
【００１９】
【図１】図１（ａ）は、一般的なＳＲＡＭにおけるメモリセルを示す平面図であり、（ｂ）は、図１（ａ）におけるIb-Ib線での当該メモリセルの断面図を示す。
【図２】図２は、メモリセルを構成するトランジスタの閾値電圧ばらつきと、トランジスタサイズとの関係を示す図である。
【図３】図３は、本発明の実施形態の一例に係るＳＲＡＭにおけるメモリセルを示す回路図である。
【図４】図４（ａ）は、本発明の実施形態の一例に係るＳＲＡＭのメモリセルを示す平面図であり、（ｂ）は、（ａ）に示すIVb-IVb線における当該ＳＲＡＭの断面図である。
【図５】図５（ａ）は、図４（ａ）に示すVa-Va線におけるＳＲＡＭの断面図であり、（ｂ）は、図４に示すVb-Vb線における当該ＳＲＡＭの断面図である。
【図６】図６は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図７】図７は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図８】図８は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図９】図９は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１０】図１０は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１１】図１１は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１２】図１２は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１３】図１３は、図１（ａ）に示す従来のＳＲＡＭの平面面積と、図４（ａ）に示す実施形態に係るＳＲＡＭの平面面積との比較を示す図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態に係る半導体装置の一例として、ＳＲＡＭの説明を行う。
【００２１】
図３は、本実施形態のＳＲＡＭにおけるメモリセルを示す回路図である。同図に示すように、基板上に複数配置されたメモリセルの各々は、ｐチャネル型の２つのロードトランジスタ３４、及びｎチャネル型の２つのドライバトランジスタ３２とで構成されたフリップフロップと、当該フリップフロップの一方の出力部とビット線ＢＬ１との間、及びフリップフロップの他方の出力部とビット線ＢＬ２との間にそれぞれ設けられ、ワード線ＷＬに接続されたゲート電極を有するｎチャネル型の２つのアクセストランジスタ３０とを有している。
【００２２】
図４（ａ）は、本実施形態のＳＲＡＭのメモリセルを示す平面図であり、（ｂ）は、（ａ）に示すIVb-IVb線（すなわちゲート幅方向）における当該ＳＲＡＭの断面図である。また、図５（ａ）は、図４（ａ）に示すVa-Va線（すなわちゲート長方向）における本実施形態に係るＳＲＡＭの断面図であり、（ｂ）は、図４に示すVb-Vb線における当該ＳＲＡＭの断面図である。これらの図に示すように、本実施形態のＳＲＡＭは、ロードトランジスタ３４の構造が図１（ａ）、（ｂ）に示す一般的なＳＲＡＭと異なっている。
【００２３】
すなわち、図４（ａ）、（ｂ）及び図５（ａ）に示すように、ロードトランジスタ３４は、半導体基板１のｎ型ウェル領域３ａにおける素子分離領域２に囲まれた活性領域１ａと、活性領域１ａ上に形成されたゲート絶縁膜６ａと、ゲート絶縁膜６ａ上に形成されたゲート電極９ａと、活性領域１ａにおけるゲート電極９ａの両側方下に形成されたｐ型エクステンション領域１０ａと、ゲート電極９ａの側面上に形成された絶縁性サイドウォール１１ａと、活性領域１ａにおける絶縁性サイドウォール１１ａの外側方下であって、ｐ型エクステンション領域１０ａの外側に形成されたｐ型ソースドレイン領域１２ａとを有している。素子分離領域２は、例えばshallow trench isolation（ＳＴＩ）構造を有しており、半導体基板１の上部（すなわちウェル領域内）に形成された溝に絶縁膜が埋め込まれた構造を有している。
【００２４】
ここで、ゲート絶縁膜６ａは、活性領域１ａ上に形成されたシリコン酸化膜、あるいは、シリコン酸窒化膜からなる下地膜４ａと、下地膜４ａ上に形成された高誘電率膜５ａとを有し、高誘電率膜５ａは閾値電圧を調整するためのアルミニウムなどの調整用金属を含有していてもよい。なお、ゲート絶縁膜６ａとは、下地膜４と高誘電率膜５とを有し、ｎ型ウェル領域３ａ、ｐ型ウェル領域３ｂ、及び素子分離領域２上に形成されたゲート絶縁膜６のうちｎ型ウェル領域３ａ（活性領域１ａ）の側面上及び上面上に設けられた部分を指す。また、本明細書で「高誘電率膜」とは、少なくともシリコン窒化膜よりも高い比誘電率を有している膜のことをいうものとする。本実施形態では、高誘電率膜５ａとして、例えば、比誘電率が８以上のハフニウム酸化物などからなる金属酸化膜を用いる。
【００２５】
また、ゲート電極９ａは、ゲート絶縁膜６ａ上に形成された金属含有膜７ａと、金属含有膜７ａ上に形成されたポリシリコンからなるシリコン膜８ａとを有している。このゲート電極９ａとは、金属含有膜７とシリコン膜８とを有するゲート電極９のうち、少なくともｎ型ウェル領域３ａ上に設けられた部分を指す。ゲート電極９ａは、図４（ａ）に示すように、ドライバトランジスタ３２のゲート電極９ｂと一体的に形成されている場合、すなわち、ゲート電極９ｂと互いに継ぎ目なく接続されている場合には、素子分離領域２上にまで延在する。
【００２６】
活性領域１ａを取り囲む素子分離領域２のうち、少なくとも活性領域１ａと隣接する部分であって、且つ、上方にゲート電極９ａが形成される部分、すなわち活性領域１ａのゲート幅方向に隣接する素子分離領域２ａの上面は、活性領域１ａの上面に比べて高さＨ（図４（ｂ）参照）分だけ低くなっている。言い換えれば、活性領域１ａは、これに隣接する素子分離領域２ａの上面から高さＨだけ上方に突出した構造となり、活性領域１ａのうち素子分離領域２ａの上面から突出した部分の上面及び側面の上には、ゲート絶縁膜６ａを介してゲート電極９ａが形成されている。ただし、素子分離領域２ａだけでなく、素子分離領域２のうち、活性領域１ａから見てゲート幅方向に位置する部分の上面全体、あるいは、活性領域１ａを取り囲む全部分の上面が、活性領域１ａの上面に比べて高さＨだけ低くなっていてもよい。
【００２７】
なお、ゲート電極９ａのうち、素子分離領域２ａ上に設けられた部分の膜厚は、ゲート電極９ａのうち、活性領域１ａ上に設けられた部分の膜厚より厚くなっている。
【００２８】
以上の結果、ロードトランジスタ３４の実効的なチャネル幅（すなわち、ゲート幅）は、活性領域１ａのゲート幅方向における上面の幅Ｗと活性領域１ａの素子分離領域２ａから突出している高さ（突出高さ）Ｈの２倍（両側面分）の合計（Ｗ＋２Ｈ）となる。これに対し、図１に示す一般的なロードトランジスタの実効的なチャネル幅は活性領域の上面の幅Ｗと等しい。従って、本実施形態のロードトランジスタ３４の実効的なチャネル幅は、図１に示すような従来のロードトランジスタのチャネル幅に比べて、活性領域１ａの突出高さＨの２倍分だけ大きくなっている。本実施形態のＳＲＡＭにおいて、例えばＷは１２ｎｍ〜４０ｎｍ、Ｈは１０ｎｍ〜２０ｎｍである。また、ゲート長Ｌは例えば３０ｎｍ程度である。
【００２９】
このように、本実施形態のＳＲＡＭでは、ロードトランジスタ３４の平面面積を従来のＳＲＡＭと同程度としたまま、実効的なチャネル幅を広げることができる。図２に示すように、ＭＩＳトランジスタの閾値電圧ばらつきは、１／√（ゲート長×ゲート幅）に反比例する。ここでいうゲート幅は実効的なゲート幅ではなく、すなわち活性領域の、ゲート電極と平行な方向の長さであるので、本実施形態のロードトランジスタでは、実効的なゲート幅を同じとした場合に一般的なロードトランジスタに比べて閾値電圧ばらつきを低減することができる。また、ロードトランジスタの平面面積を縮小する場合でも閾値電圧のばらつきが増大するのを抑えることができる。
【００３０】
なお、ロードトランジスタ３４において、活性領域１ａの上面の幅Ｗは、活性領域１ａの突出高さＨの０．５倍以上且つ２倍以下であれば特に好ましい。これは、Ｈが小さすぎると、後述するようにロードトランジスタ３４のチャネル幅を十分に確保できず、Ｈが大きすぎるとメモリセル内の凹凸が大きくなって金属含有膜７及びシリコン膜８の埋め込みが難しくなるためである。なお、活性領域１ａの上面の幅Ｗが活性領域１ａの突出高さＨよりも小さければロードトランジスタ３４の面積を効果的に縮小できるので、好ましい。
【００３１】
図４（ａ）に示す例では、１つのメモリセル内に設けられた２つのロードトランジスタ３２のうち、一方のゲート電極９ａは他方のｐ型ソースドレイン領域（ドレイン領域）１２ａとそれぞれ電気的に接続されている。ゲート電極９ａと１つのｐ型ソースドレイン領域１２ａとの電気的接続は、半導体基板１の上方に設けられた金属配線によってなされてもよいが、シェアードコンタクトによって実現されてもよい。
【００３２】
次に、ドライバトランジスタ３２は、図４（ａ）、図５（ｂ）に示すように、半導体基板１のｐ型ウェル領域３ｂにおける素子分離領域２に囲まれた活性領域１ｂと、活性領域１ｂ上に形成されたゲート絶縁膜６ｂと、ゲート絶縁膜６ｂ上に形成されたゲート電極９ｂと、活性領域１ｂにおけるゲート電極９ｂの両側方下に形成されたｎ型エクステンション領域１０ｂと、ゲート電極９ｂの側面上に形成された絶縁性サイドウォール１１ｂと、活性領域１ｂにおける絶縁性サイドウォール１１ｂの外側方下であって、ｎ型エクステンション領域１０ｂの外側に形成されたｎ型ソースドレイン領域１２ｂとを有している。図４（ｂ）では、素子分離領域２のうち活性領域１ｂに隣接し、且つゲート電極９ｂの下に位置する部分を素子分離領域２ｂとして示している。素子分離領域２ａと素子分離領域２ｂとは一体的に形成されている。すなわち、素子分離領域２ａと素子分離領域２ｂとはドライバトランジスタ３２とこれに隣接するロードトランジスタ３４との間において互いに継ぎ目なく接触している。
【００３３】
ここで、ゲート絶縁膜６ｂは、活性領域１ｂ上に形成されたシリコン酸化膜、あるいは、シリコン酸窒化膜からなる下地膜４ｂと、下地膜４ｂ上に形成された高誘電率膜５ｂとを有し、高誘電率膜５ｂは、閾値電圧を調整するためのランタンなどの調整用金属を含有していてもよい。なお、ゲート絶縁膜６ｂは、上述のゲート絶縁膜６のうちｐ型ウェル領域３ｂ（活性領域１ｂ）上及び素子分離領域２ｂ上に形成された部分であって、ゲート電極９ｂの下に位置する部分を指す。
【００３４】
また、ゲート電極９ｂは、ゲート絶縁膜６ｂ上に形成された金属含有膜７ｂと、金属含有膜７ｂ上に形成されたポリシリコンからなるシリコン膜８ｂとを有している。このゲート電極９ｂは、上述のゲート電極９のうち少なくともｐ型ウェル領域３ｂ（活性領域１ｂ）上に設けられた部分を指すが、図４（ａ）に示すように、ドライバトランジスタ３２のゲート電極９ｂと一体的に形成されている場合には、素子分離領域２ａ上にまで延在する。この場合、ゲート電極９ａとゲート電極９ｂのゲート長方向の幅は互いに等しくなっている。
【００３５】
活性領域１ｂを取り囲む素子分離領域２のうち、少なくとも活性領域１ｂと隣接する部分であって、且つ、上方にゲート電極９ｂが形成される部分、すなわち活性領域１ｂのゲート幅方向に隣接する素子分離領域２ｂの上面は、活性領域１ｂの上面と同じ高さ、又は、活性領域１ｂの上面よりも高いことが望ましい。しかしながら、活性領域１ｂに隣接する素子分離領域２ｂの上面は、活性領域１ｂの上面よりも低くても、ロードトランジスタの活性領域１ａに隣接する素子分離領域２ａの上面よりも高ければよい。
【００３６】
次に、アクセストランジスタ３０は、図４（ａ）、図５（ｂ）に示すように、半導体基板１のｐ型ウェル領域３ｂにおける素子分離領域２に囲まれた活性領域１ｂと、活性領域１ｂ上に形成されたゲート絶縁膜６ｃと、ゲート絶縁膜６ｃ上に形成されたゲート電極９ｃと、活性領域１ｂにおけるゲート電極９ｃの両側方下に形成されたｎ型エクステンション領域１０ｂと、ゲート電極９ｃの側面上に形成された絶縁性サイドウォール１１ｃと、活性領域１ｂにおける絶縁性サイドウォール１１ｃの外側方下であって、ｎ型エクステンション領域１０ｂの外側に形成されたｎ型ソースドレイン領域１２ｂとを有している。
【００３７】
なお、図４（ａ）に示すように、活性領域１ｂのうちアクセストランジスタ３０に含まれる部分のゲート幅方向の長さ（すなわちゲート幅）は、活性領域１ｂのうちドライバトランジスタ３２に含まれる部分のゲート幅方向の長さ（すなわちゲート幅）より短いが、ロードトランジスタ３４の活性領域１ａのゲート幅方向の長さより長くなっていることが好ましい。この場合、ドライバトランジスタ３２の駆動力をアクセストランジスタ３０よりも大きくできるので、好ましい。しかし、アクセストランジスタ３０のゲート幅とドライバトランジスタ３２のゲート幅とが等しくてもよい。
【００３８】
また、ゲート絶縁膜６ｃは、活性領域１ｂ上に形成されたシリコン酸化膜、あるいは、シリコン酸窒化膜からなる下地膜４ｃと、下地膜４ｃ上に形成された高誘電率膜５ｃとを有し、高誘電率膜５ｃは閾値電圧を調整するためのランタンなどの調整用金属を含有していてもよい。なお、ゲート絶縁膜６ｃは、上述のゲート絶縁膜６のうちｐ型ウェル３ｂ（活性領域１ｂ）とゲート電極９ｃとの間に設けられた部分を指す。
【００３９】
また、ゲート電極９ｃは、ゲート絶縁膜６ｃ上に形成された金属含有膜７ｃと、金属含有膜７ｃ上に形成されたポリシリコンからなるシリコン膜８ｃとを有している。なお、ゲート絶縁膜６ｃ及びゲート電極９ｃは、ドライバトランジスタのゲート絶縁膜６ｂ及びゲート電極９ｃと同じ活性領域１ｂ上に、ｎ型ソースドレイン領域１２ｂを挟んで離間して配置されている。
【００４０】
−ＳＲＡＭの製造方法−
本実施形態のＳＲＡＭの製造方法について、以下に説明する。
【００４１】
図６〜図１２は、本実施形態のＳＲＡＭの製造方法を示す断面図である。これらの図は、図４（ａ）に示すIVb-IVb線に相当する箇所での断面を示している。
【００４２】
まず、図６に示すように、ｐ型シリコンからなる半導体基板１の上に、膜厚が例えば１０ｎｍ程度のシリコン酸化膜２１、及び膜厚が６０ｎｍ程度のシリコン窒化膜２２を順次形成する。次に、リソグラフィー法によりシリコン窒化膜２２上にレジストパターニングした後(図示せず)、シリコン窒化膜２２及びシリコン酸化膜２１をドライエッチング法によりエッチングする。次に、レジストを除去した後に、シリコン窒化膜２２をマスクとしてシリコン窒化膜２２が開口している領域の半導体基板１に異方性エッチングを施し、例えば深さ２５０ｎｍ程度の浅いトレンチ２３を設ける。これにより、トレンチ２３で囲まれた活性領域１ａ、１ｂが形成される。
【００４３】
次に、図７に示すように、例えばＣＶＤ（chemical vapor deposition）法により、ウェハ状の半導体基板１の上面全体に膜厚が６００ｎｍ程度のシリコン酸化膜２４を形成する。このとき、トレンチ２３内には、シリコン酸化膜２４が充填された状態になる。
【００４４】
次に、図８に示すように、ＣＭＰ（chemical mechanical polishing）法でシリコン酸化膜２４を研磨した後、ウエットエッチング法により、シリコン酸化膜２４をエッチバックすることで、トレンチ２３内のみにシリコン酸化膜２４が充填された状態にする。なお、トレンチ２３とその内部に埋め込まれたシリコン酸化膜２４とを合わせて素子分離領域２とする。この素子分離領域２は後にＭＩＳトランジスタが形成される領域を囲むように形成される。
【００４５】
次に、図９に示すように、リソグラフィー法により、ｐ型トランジスタ形成領域に開口が形成され、ｎ型トランジスタ形成領域上を覆うレジスト２５を形成する。なお、ｐ型トランジスタ形成領域とは後にｐチャネル型ＭＩＳトランジスタが形成される半導体基板１上の領域を指し、ｎ型トランジスタ形成領域とは後にｎチャネル型ＭＩＳトランジスタが形成される半導体基板１上の領域を指す。レジスト２５は、素子分離領域２のうち活性領域１ｂに隣接する部分も覆うことが好ましいが、素子分離領域２のうち活性領域１ａに隣接する部分（素子分離領域２ａ）上には形成されない。
【００４６】
その後、レジスト２５及びシリコン窒化膜２２をマスクとするドライエッチング法により、トレンチ２３内のシリコン酸化膜２４を例えば厚さにして２０ｎｍ程度除去する。本処理により、レジスト２５で覆われていない領域における半導体基板１の上部（すなわち活性領域１ａ）の側壁上部が露出することになる。
【００４７】
次に、図１０に示すように、レジスト２５を除去してからウエットエッチング法によりシリコン窒化膜２２及びシリコン酸化膜２１を除去する。次いで、活性領域１ｂと素子分離領域２のうち活性領域１ｂに隣接する部分とを覆うレジスト２６を形成し、これをマスクとして活性領域１ａにｎ型不純物を導入する。具体的には、例えばリンを注入エネルギーを２７０ｋｅＶ、ドーズ量を２×１０13/ｃｍ2の条件でイオン注入し、半導体基板１の上部に活性領域１ａを含むｎ型ウェル領域３ａを形成する。
【００４８】
なお、この手順に代えて、図９に示す工程からレジスト２５を除去せずに活性領域１ａ上のシリコン窒化膜２２、シリコン酸化膜２１を除去した後、レジスト２５をマスクとしてｎ型不純物をイオン注入してもよい。この場合、続いてレジスト２５を除去し、シリコン窒化膜２２及びシリコン酸化膜２１の残りを除去する。
【００４９】
その後、図１１に示すように、レジスト２６を除去した後、リソグラフィー法を用いて活性領域１ａ及び素子分離領域２のうち活性領域１ａに隣接する部分を覆い、活性領域１ｂを露出させるレジスト２７を形成する。次いで、レジスト２６をマスクとして半導体基板１にｐ型不純物を注入する。具体的には、例えば、ボロンを注入エネルギー１５０ｋｅＶ、ドーズ量２×１０13/ｃｍ2で注入し、ｐ型ウェル領域３ｂを形成する。
【００５０】
その後、図１２に示すように、レジスト２７を除去した後、例えば１０００℃、１秒間の熱処理を半導体基板１に加えることで、ｐ型ウェル領域３ｂ及びｎ型ウェル領域３ａに注入された不純物を活性化させる。続いて、ｎ型ウェル領域３ａ及びｐ型ウェル領域３ｂを含む半導体基板１上に膜厚が例えば０．８ｎｍ程度のシリコン酸化物からなる下地膜４をＣＶＤ法などにより形成した後、ハフニウム（Ｈｆ）を含み、膜厚が１．４ｎｍ程度の高誘電率膜５、窒化チタン（ＴｉＮ）膜からなり、膜厚が５ｎｍ程度の金属含有膜７、膜厚が例えば６０ｎｍ程度のポリシリコンからなるシリコン膜８を、順次公知の方法で堆積する。このとき、活性領域１ａに隣接するトレンチ２３内が、金属含有膜７で埋まっても、問題は無い。
【００５１】
その後、リソグラフィー法及びドライエッチング法により、下地膜４と高誘電率膜５とを有するゲート絶縁膜６と、金属含有膜７とシリコン膜８とを有するゲート電極９とをそれぞれ図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）に示すような形状にする。このとき、ロードトランジスタ３４の側方において、トレンチ２３内に金属含有膜７、シリコン膜８の残りが発生しないよう、エッチング条件を設定する。
【００５２】
活性領域１ａはこれに隣接する素子分離領域２ａの上面から２０ｎｍ程度突出しており、活性領域１ａの突出部分の側面上及び上面上にはゲート絶縁膜６ａを挟んでゲート電極９ａが形成される。また、ゲート電極９のうち、ドライバトランジスタ３２のゲート電極９ｂと、これに隣接するロードトランジスタ３４のゲート電極９ａとは一体的に形成される。
【００５３】
その後、ソースドレイン領域及びシリサイド膜等を形成した後、コンタクト、配線工程を経て、本実施形態のＳＲＡＭは形成される。
【００５４】
−本実施形態のＳＲＡＭの効果−
本実施形態のＳＲＡＭによれば、ロードトランジスタ３４の活性領域１ａをこれに隣接する素子分離領域２ａの上面から突出させ、ゲート絶縁膜６ａ及びゲート電極９ａを活性領域１ａの突出部分の側面上及び上面上に形成することで、ロードトランジスタ３４の平面面積を増加させずに実効的なゲート幅を大きくすることができる。このため、閾値のばらつきが増大するのを抑えつつ、平面面積の縮小を図ることができる。
【００５５】
図１３は、図１（ａ）に示す従来のＳＲＡＭの平面面積と、図４（ａ）に示す本実施形態に係るＳＲＡＭの平面面積との比較を示す図である。ここでは、図１（ａ）に示すＳＲＡＭの平面面積を１００％として計算している。ここでは、本実施形態のＳＲＡＭにおいて、活性領域１ａが素子分離領域２ａの上面から突出した高さＨを２０ｎｍとし、従来のロードトランジスタの活性領域の幅を５２ｎｍとした場合の計算結果を示す。
【００５６】
この場合、従来のＳＲＡＭにおけるロードトランジスタと同等のチャネル幅を得るために必要なチャネル幅Ｗは、１２ｎｍでよいこととなり、本実施形態のＳＲＡＭにおいては、実効的なチャネル幅を同じとしたとき、従来のＳＲＡＭと比べてロードトランジスタの面積を大幅に削減することができ、メモリセルの平面面積をおよそ１４％程度縮小することができることが分かる。
【００５７】
なお、本実施形態では、図９に示す工程の後、図１０に示すように、レジスト２５、シリコン窒化膜２２及びシリコン酸化膜２１を順次除去したが、レジスト２５を除去した後、酸化雰囲気下でアニールすることで、活性領域１ａの露出しているシリコン側壁にシリコン酸化膜を例えば１５ｎｍ程度形成し、その後、シリコン窒化膜２２、シリコン酸化膜２１及び活性領域１ａのシリコン側壁に形成されたシリコン酸化膜を順次除去してもよい。これにより、ｐ型のロードトランジスタのチャネル幅を１３ｎｍ程度狭化することができる。
【００５８】
本実施形態のＳＲＡＭによれば、ロードトランジスタにおけるチャネル幅を従来と同等とすることで、閾値電圧及びそのばらつきを従来と同等の値に設定しつつ、平面面積を大幅に縮小することができる。そのため、ＳＲＡＭの平面面積を縮小してもトランジスタ特性のばらつきによる回路の誤動作の発生率を増加させることがない。
【００５９】
このように、本実施形態のＳＲＡＭによると、トランジスタの閾値電圧ばらつきの増大を招くことなくＳＲＡＭ面積を削減することが出来るので、結果として集積回路の面積縮小を実現することが可能となる。
【００６０】
なお、活性領域１ｂのうちドライバトランジスタ３２を構成する部分、及びアクセストランジスタ３０を構成する部分がそれぞれこれらに隣接する素子分離領域２の上面から突出している場合であっても、各ＭＩＳトランジスタの閾値のばらつきを抑えつつ、メモリセルの面積を縮小することは可能である。
【００６１】
ただし、微細化されたメモリセル内で半導体基板上の凹凸が多くなると、ソースドレイン領域等を形成するための不純物導入が難しくなるので、ロードトランジスタ３４の活性領域だけを素子分離領域２から突出させる図４（ａ）に示すメモリセル構成をとることがより好ましい。
【００６２】
また、ロードトランジスタはドライバトランジスタに比べて大きな駆動力が要求されないので、ロードトランジスタのゲート幅は通常、メモリセルを構成するＭＩＳトランジスタの中で最も小さくなっている。そのため、図２に示すようにロードトランジスタの閾値電圧ばらつきは他のＭＩＳトランジスタに比べて大きくなっている。従って、本実施形態のＳＲＡＭのように、ロードトランジスタ３４の閾値電圧ばらつきを選択的に抑えることが好ましい。
【００６３】
しかし、ロードトランジスタ３４以外のアクセストランジスタ３０またはドライバトランジスタ３２の活性領域１ｂのみ素子分離領域２ｂの上面から突出させ、ロードトランジスタ３４の活性領域１ａを素子分離領域２ａの上面から突出させない構成をとっても、メモリセルの平面面積を縮小することができ、且つ不純物導入も全ての活性領域を素子分離領域２の上面から突出させる場合に比べて容易にできることとなる。ただし、ロードトランジスタ３４の閾値電圧ばらつきは他のＭＩＳトランジスタに比べて大きいため、活性領域１ａのみを突出させる場合の方が、ＭＩＳトランジスタ間で閾値電圧ばらつきを均一化でき、回路の誤動作等の不具合をより効果的に抑えることが可能となる。
【００６４】
なお、ｐチャネル型ＭＩＳトランジスタであるロードトランジスタ３４の活性領域１ａの幅は、ｎチャネル型ＭＩＳトランジスタであるアクセストランジスタ３０の活性領域１ｂの幅よりも小さくすることが一般的であるが、必ずしもアクセストランジスタ３０の活性領域１ｂの幅より小さくする必要はない。
【００６５】
なお、本実施形態ではいわゆる６トランジスタ構成のメモリセルを例にとって説明したが、４トランジスタ構成のメモリセルを構成するＭＩＳトランジスタのアクセストランジスタにおいて、活性領域をこれに隣接する素子分離領域の上面から突出させるようにしてもよい。また、ＳＲＡＭ以外の回路、例えばＣＭＩＳ回路等においても、セルを構成する複数のＭＩＳトランジスタのうち、ゲート幅の小さいトランジスタの活性領域を素子分離領域から選択的に突出させ、その側面上にゲート絶縁膜及びゲート電極を形成することにより、回路の小面積化を図るとともに、閾値等の特性ばらつきの低減を図ることができる。
【００６６】
また、図４（ａ）に示すメモリセルにおいて、ロードトランジスタ３４のｐ型ソースドレイン領域１２ａの一方と、当該ロードトランジスタ３４のゲート電極９ａと離間して設けられたゲート電極９との電気的接続をとるためにゲート電極９の側面及び上面と接するシェアードコンタクトを設ける場合がある。この場合、活性領域１ａ全体をこれに隣接する素子分離領域２ａの上面から突出させることにより、ｐ型ソースドレイン領域１２ａの上面だけでなく側面もシェアードコンタクトに接触させることができるので、シェアードコンタクトの形成位置が多少ずれた場合でもゲート電極９とｐ型ソースドレイン領域１２ａとの電気的接続を確実にとることができる。従って、シェアードコンタクトの位置ズレに対するマージンを小さくすることができる。
【００６７】
また、図４（ａ）、（ｂ）では、活性領域１ａに隣接する素子分離領域２ａ全体の上面が活性領域１ａの上面より低くなっているが、素子分離領域２ａのうち、活性領域１ａのゲート幅方向の一方に隣接する部分の上面のみを低くしてもよい。この場合、本実施形態に係るＳＲＡＭに比べれば閾値ばらつきを低減する等の効果は小さいが、図１（ａ）、（ｂ）に示すＳＲＡＭに比べればロードトランジスタ３４の閾値ばらつきを抑える等の効果がある。
【００６８】
なお、以上の説明で挙げたゲート絶縁膜６やゲート電極９等の形状や厚み、活性領域１ａの突出部分の高さなどは、それぞれ一例であって本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明の構成は、主にＳＲＡＭに適用され、各種電子機器のメモリ等として有用である。
【符号の説明】
【００７０】
１ 半導体基板
１ａ、１ｂ 活性領域
２、２ａ、２ｂ 素子分離領域
３ａ ｎ型ウェル領域
３ｂ ｐ型ウェル領域
４、４ａ、４ｂ、４ｃ 下地膜
５、５ａ、５ｂ、５ｃ 高誘電率膜
６、６ａ、６ｂ、６ｃ ゲート絶縁膜
７、７ａ、７ｂ、７ｃ 金属含有膜
８、８ａ、８ｂ、８ｃ シリコン膜
９、９ａ、９ｂ、９ｃ ゲート電極
１０ａ ｐ型エクステンション領域
１０ｂ ｎ型エクステンション領域
１１ａ、１１ｂ、１１ｃ 絶縁性サイドウォール
１２ａ ｐ型ソースドレイン領域
１２ｂ ｎ型ソースドレイン領域
２１ シリコン酸化膜
２２ シリコン窒化膜
２３ トレンチ
２４ シリコン酸化膜
２５、２６、２７ レジスト
３０ アクセストランジスタ
３２ ドライバトランジスタ
３４ ロードトランジスタ
【技術分野】
【０００１】
本明細書に開示された技術は、半導体装置及び半導体装置の製造方法に係り、特にＣＭＩＳ型ＳＲＡＭメモリセルの製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路に搭載するシステムの大規模化に伴い、集積回路に搭載するメモリには大規模化及び面積縮小が求められている。搭載メモリの中で一般的なものとして、static random access memory（ＳＲＡＭ）が挙げられる。一般的なＳＲＡＭメモリセルの構成について、以下に、図を参照しながら簡単に説明する。
【０００３】
図１（ａ）は、一般的なＳＲＡＭにおけるメモリセルを示す平面図であり、（ｂ）は、図１（ａ）におけるIb-Ib線（すなわちゲート幅方向）での当該メモリセルの断面図を示す。
【０００４】
図１（ａ）、（ｂ）に示すＳＲＡＭのメモリセルは、ｎチャネル型ＭＩＳトランジスタである２つのアクセストランジスタ１１０及び２つのドライバトランジスタ１１２と、ｐチャネル型ＭＩＳトランジスタである２つのロードトランジスタ１１４とで構成されている。
【０００５】
ロードトランジスタ１１４は、半導体基板１０１のｎ型ウェル領域１０３ａにおける素子分離領域１０２に囲まれた活性領域１０１ａと、活性領域１０１ａ上に形成されたゲート絶縁膜１０４ａと、ゲート絶縁膜１０４ａ上に形成されたゲート電極１０５ａと、活性領域１０１ａにおけるゲート電極１０５ａの両側方下に形成されたｐ型ソースドレイン領域１０６ａとを有している。
【０００６】
ドライバトランジスタ１１２は、半導体基板１０１のｐ型ウェル領域１０３ｂにおける素子分離領域１０２に囲まれた活性領域１０１ｂと、活性領域１０１ｂ上に形成されたゲート絶縁膜１０４ｂと、ゲート絶縁膜１０４ｂ上に形成されたゲート電極１０５ｂと、活性領域１０１ｂにおけるゲート電極１０５ｂの両側方下に形成されたｎ型ソースドレイン領域１０６ｂとを有している。
【０００７】
アクセストランジスタ１１０は、半導体基板１０１のｐ型ウェル領域１０３ｂにおける素子分離領域１０２に囲まれた活性領域１０１ｂと、活性領域１０１ｂ上に形成されたゲート絶縁膜１０４ｃと、ゲート絶縁膜１０４ｃ上に形成されたゲート電極１０５ｃと、活性領域１０１ｂにおけるゲート電極１０５ｃの両側方下に形成されたｎ型ソースドレイン領域１０６ｂとを有している。アクセストランジスタ１１０は、ゲート幅が小さい点以外はドライバトランジスタ１１２と同一の構造を有している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−８７４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＲＡＭ等を含む集積回路は、性能の向上や製造コストの低減を図るためにさらなる微細化が進められている。ＳＲＡＭのメモリセルの面積を縮小するためには、よりチャネル幅の小さいＭＩＳトランジスタを用いるのが効率的であるが、トランジスタのサイズを縮小すると、閾値電圧のばらつきが大きくなる。
【００１０】
図２は、メモリセルを構成するトランジスタの閾値電圧ばらつきと、トランジスタサイズとの関係を示す図である。同図において、閾値電圧ばらつきは、トランジスタのチャネル長とチャネル幅の積（チャネル面積）の平方根に反比例して、増大することが示されている。
【００１１】
ＳＲＡＭセル内のＭＩＳトランジスタの中で、通常ロードトランジスタのゲート幅が最も小さいので、ロードトランジスタのチャネル面積は最も小さく設定される。そのため、図２に示すように、ロードトランジスタの閾値電圧ばらつきはアクセストランジスタやドライブトランジスタよりも大きくなっている。特に、セルの微細化が進んでチャネル面積が縮小すると、閾値電圧ばらつきが増大し、ＳＲＡＭの動作不良を招くことになる。
【００１２】
上記問題に鑑み、本発明は、ＭＩＳトランジスタの特性ばらつきを増大させることなく、セルの面積が縮小可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明の一例に係る半導体装置は、半導体基板における第１の素子分離領域に囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有する第１のＭＩＳトランジスタと、前記半導体基板における第２の素子分離領域に囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する第２のＭＩＳトランジスタとを備え、前記第１のゲート電極は、前記第１の活性領域の上面上だけでなく側面上に前記第１のゲート絶縁膜を介して形成されており、前記第２のゲート電極は、前記第２の活性領域の上面上に形成されており、側面上には形成されていない。
【００１４】
この構成によれば、第１のゲート電極が第１の活性領域の上面上及び側面上に形成されているので、第１のＭＩＳトランジスタのチャネル幅を十分に確保して閾値電圧ばらつき等の特性ばらつきを大きくすることなく、第１のＭＩＳトランジスタの平面面積を縮小することができる。特に、第２のＭＩＳトランジスタの第２の活性領域の側面上には第２のゲート電極を設けない構成にすることで、第２の活性領域の側面上にも第２のゲート電極を設ける場合と比べて基板表面の凹凸が少なくなり、製造時において半導体基板への不純物の導入等を容易にすることができる。
【００１５】
第１のＭＩＳトランジスタはＳＲＡＭのメモリセルに含まれるロードトランジスタであり、第２のＭＩＳトランジスタは、ＳＲＡＭのメモリセルに含まれるドライバトランジスタであってもよい。
【００１６】
本発明の一例に係る半導体装置の製造方法は、半導体基板に、第１の活性領域及び第２の活性領域と、前記第１の活性領域及び前記第２の活性領域をそれぞれ取り囲み、前記第１の活性領域に隣接する第１の素子分離領域と前記第２の活性領域に隣接する第２の素子分離領域とを含む素子分離領域とを形成する工程（ａ）と、前記素子分離領域における前記第１の素子分離領域をエッチングして、前記第１の活性領域の側面を露出させる工程（ｂ）と、前記工程（ｂ）の後に、前記第１の活性領域上に第１のゲート絶縁膜を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ｃ）と、前記第１のゲート絶縁膜上に第１のゲート電極を形成すると共に、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｄ）とを備えている。さらに、前記工程（ｂ）では、前記素子分離領域における前記第２の素子分離領域のエッチングを行わず、前記工程（ｃ）では、前記第１の活性領域の上面だけでなく、前記第１の活性領域の露出している側面上にも前記第１のゲート絶縁膜を形成し、前記工程（ｄ）では、前記第１の活性領域の上面上及び側面上に前記第１のゲート絶縁膜を介して前記第１のゲート電極が形成される。
【００１７】
この方法によれば、工程（ｂ）で第１の活性領域の側面を露出させ、工程（ｃ）、（ｄ）でそれぞれ第１の活性領域の上面上及び側面上に第１のゲート絶縁膜及び第１のゲート電極を形成することで、十分なチャネル幅を確保して閾値のばらつきを増加させずにＭＩＳトランジスタの平面面積を低減することができる。
【発明の効果】
【００１８】
本発明の一例に係る半導体装置によれば、第１のＭＩＳトランジスタの第１の活性領域の上面上及び側面上に第１のゲート電極を設けつつ、第２のＭＩＳトランジスタの第２の活性領域の側面上には第２のゲート電極を設けないので、閾値電圧ばらつきの増加を抑えつつ、平面面積を縮小しうる。
【図面の簡単な説明】
【００１９】
【図１】図１（ａ）は、一般的なＳＲＡＭにおけるメモリセルを示す平面図であり、（ｂ）は、図１（ａ）におけるIb-Ib線での当該メモリセルの断面図を示す。
【図２】図２は、メモリセルを構成するトランジスタの閾値電圧ばらつきと、トランジスタサイズとの関係を示す図である。
【図３】図３は、本発明の実施形態の一例に係るＳＲＡＭにおけるメモリセルを示す回路図である。
【図４】図４（ａ）は、本発明の実施形態の一例に係るＳＲＡＭのメモリセルを示す平面図であり、（ｂ）は、（ａ）に示すIVb-IVb線における当該ＳＲＡＭの断面図である。
【図５】図５（ａ）は、図４（ａ）に示すVa-Va線におけるＳＲＡＭの断面図であり、（ｂ）は、図４に示すVb-Vb線における当該ＳＲＡＭの断面図である。
【図６】図６は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図７】図７は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図８】図８は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図９】図９は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１０】図１０は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１１】図１１は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１２】図１２は、本発明の実施形態に係るＳＲＡＭの製造方法を示す断面図である。
【図１３】図１３は、図１（ａ）に示す従来のＳＲＡＭの平面面積と、図４（ａ）に示す実施形態に係るＳＲＡＭの平面面積との比較を示す図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態に係る半導体装置の一例として、ＳＲＡＭの説明を行う。
【００２１】
図３は、本実施形態のＳＲＡＭにおけるメモリセルを示す回路図である。同図に示すように、基板上に複数配置されたメモリセルの各々は、ｐチャネル型の２つのロードトランジスタ３４、及びｎチャネル型の２つのドライバトランジスタ３２とで構成されたフリップフロップと、当該フリップフロップの一方の出力部とビット線ＢＬ１との間、及びフリップフロップの他方の出力部とビット線ＢＬ２との間にそれぞれ設けられ、ワード線ＷＬに接続されたゲート電極を有するｎチャネル型の２つのアクセストランジスタ３０とを有している。
【００２２】
図４（ａ）は、本実施形態のＳＲＡＭのメモリセルを示す平面図であり、（ｂ）は、（ａ）に示すIVb-IVb線（すなわちゲート幅方向）における当該ＳＲＡＭの断面図である。また、図５（ａ）は、図４（ａ）に示すVa-Va線（すなわちゲート長方向）における本実施形態に係るＳＲＡＭの断面図であり、（ｂ）は、図４に示すVb-Vb線における当該ＳＲＡＭの断面図である。これらの図に示すように、本実施形態のＳＲＡＭは、ロードトランジスタ３４の構造が図１（ａ）、（ｂ）に示す一般的なＳＲＡＭと異なっている。
【００２３】
すなわち、図４（ａ）、（ｂ）及び図５（ａ）に示すように、ロードトランジスタ３４は、半導体基板１のｎ型ウェル領域３ａにおける素子分離領域２に囲まれた活性領域１ａと、活性領域１ａ上に形成されたゲート絶縁膜６ａと、ゲート絶縁膜６ａ上に形成されたゲート電極９ａと、活性領域１ａにおけるゲート電極９ａの両側方下に形成されたｐ型エクステンション領域１０ａと、ゲート電極９ａの側面上に形成された絶縁性サイドウォール１１ａと、活性領域１ａにおける絶縁性サイドウォール１１ａの外側方下であって、ｐ型エクステンション領域１０ａの外側に形成されたｐ型ソースドレイン領域１２ａとを有している。素子分離領域２は、例えばshallow trench isolation（ＳＴＩ）構造を有しており、半導体基板１の上部（すなわちウェル領域内）に形成された溝に絶縁膜が埋め込まれた構造を有している。
【００２４】
ここで、ゲート絶縁膜６ａは、活性領域１ａ上に形成されたシリコン酸化膜、あるいは、シリコン酸窒化膜からなる下地膜４ａと、下地膜４ａ上に形成された高誘電率膜５ａとを有し、高誘電率膜５ａは閾値電圧を調整するためのアルミニウムなどの調整用金属を含有していてもよい。なお、ゲート絶縁膜６ａとは、下地膜４と高誘電率膜５とを有し、ｎ型ウェル領域３ａ、ｐ型ウェル領域３ｂ、及び素子分離領域２上に形成されたゲート絶縁膜６のうちｎ型ウェル領域３ａ（活性領域１ａ）の側面上及び上面上に設けられた部分を指す。また、本明細書で「高誘電率膜」とは、少なくともシリコン窒化膜よりも高い比誘電率を有している膜のことをいうものとする。本実施形態では、高誘電率膜５ａとして、例えば、比誘電率が８以上のハフニウム酸化物などからなる金属酸化膜を用いる。
【００２５】
また、ゲート電極９ａは、ゲート絶縁膜６ａ上に形成された金属含有膜７ａと、金属含有膜７ａ上に形成されたポリシリコンからなるシリコン膜８ａとを有している。このゲート電極９ａとは、金属含有膜７とシリコン膜８とを有するゲート電極９のうち、少なくともｎ型ウェル領域３ａ上に設けられた部分を指す。ゲート電極９ａは、図４（ａ）に示すように、ドライバトランジスタ３２のゲート電極９ｂと一体的に形成されている場合、すなわち、ゲート電極９ｂと互いに継ぎ目なく接続されている場合には、素子分離領域２上にまで延在する。
【００２６】
活性領域１ａを取り囲む素子分離領域２のうち、少なくとも活性領域１ａと隣接する部分であって、且つ、上方にゲート電極９ａが形成される部分、すなわち活性領域１ａのゲート幅方向に隣接する素子分離領域２ａの上面は、活性領域１ａの上面に比べて高さＨ（図４（ｂ）参照）分だけ低くなっている。言い換えれば、活性領域１ａは、これに隣接する素子分離領域２ａの上面から高さＨだけ上方に突出した構造となり、活性領域１ａのうち素子分離領域２ａの上面から突出した部分の上面及び側面の上には、ゲート絶縁膜６ａを介してゲート電極９ａが形成されている。ただし、素子分離領域２ａだけでなく、素子分離領域２のうち、活性領域１ａから見てゲート幅方向に位置する部分の上面全体、あるいは、活性領域１ａを取り囲む全部分の上面が、活性領域１ａの上面に比べて高さＨだけ低くなっていてもよい。
【００２７】
なお、ゲート電極９ａのうち、素子分離領域２ａ上に設けられた部分の膜厚は、ゲート電極９ａのうち、活性領域１ａ上に設けられた部分の膜厚より厚くなっている。
【００２８】
以上の結果、ロードトランジスタ３４の実効的なチャネル幅（すなわち、ゲート幅）は、活性領域１ａのゲート幅方向における上面の幅Ｗと活性領域１ａの素子分離領域２ａから突出している高さ（突出高さ）Ｈの２倍（両側面分）の合計（Ｗ＋２Ｈ）となる。これに対し、図１に示す一般的なロードトランジスタの実効的なチャネル幅は活性領域の上面の幅Ｗと等しい。従って、本実施形態のロードトランジスタ３４の実効的なチャネル幅は、図１に示すような従来のロードトランジスタのチャネル幅に比べて、活性領域１ａの突出高さＨの２倍分だけ大きくなっている。本実施形態のＳＲＡＭにおいて、例えばＷは１２ｎｍ〜４０ｎｍ、Ｈは１０ｎｍ〜２０ｎｍである。また、ゲート長Ｌは例えば３０ｎｍ程度である。
【００２９】
このように、本実施形態のＳＲＡＭでは、ロードトランジスタ３４の平面面積を従来のＳＲＡＭと同程度としたまま、実効的なチャネル幅を広げることができる。図２に示すように、ＭＩＳトランジスタの閾値電圧ばらつきは、１／√（ゲート長×ゲート幅）に反比例する。ここでいうゲート幅は実効的なゲート幅ではなく、すなわち活性領域の、ゲート電極と平行な方向の長さであるので、本実施形態のロードトランジスタでは、実効的なゲート幅を同じとした場合に一般的なロードトランジスタに比べて閾値電圧ばらつきを低減することができる。また、ロードトランジスタの平面面積を縮小する場合でも閾値電圧のばらつきが増大するのを抑えることができる。
【００３０】
なお、ロードトランジスタ３４において、活性領域１ａの上面の幅Ｗは、活性領域１ａの突出高さＨの０．５倍以上且つ２倍以下であれば特に好ましい。これは、Ｈが小さすぎると、後述するようにロードトランジスタ３４のチャネル幅を十分に確保できず、Ｈが大きすぎるとメモリセル内の凹凸が大きくなって金属含有膜７及びシリコン膜８の埋め込みが難しくなるためである。なお、活性領域１ａの上面の幅Ｗが活性領域１ａの突出高さＨよりも小さければロードトランジスタ３４の面積を効果的に縮小できるので、好ましい。
【００３１】
図４（ａ）に示す例では、１つのメモリセル内に設けられた２つのロードトランジスタ３２のうち、一方のゲート電極９ａは他方のｐ型ソースドレイン領域（ドレイン領域）１２ａとそれぞれ電気的に接続されている。ゲート電極９ａと１つのｐ型ソースドレイン領域１２ａとの電気的接続は、半導体基板１の上方に設けられた金属配線によってなされてもよいが、シェアードコンタクトによって実現されてもよい。
【００３２】
次に、ドライバトランジスタ３２は、図４（ａ）、図５（ｂ）に示すように、半導体基板１のｐ型ウェル領域３ｂにおける素子分離領域２に囲まれた活性領域１ｂと、活性領域１ｂ上に形成されたゲート絶縁膜６ｂと、ゲート絶縁膜６ｂ上に形成されたゲート電極９ｂと、活性領域１ｂにおけるゲート電極９ｂの両側方下に形成されたｎ型エクステンション領域１０ｂと、ゲート電極９ｂの側面上に形成された絶縁性サイドウォール１１ｂと、活性領域１ｂにおける絶縁性サイドウォール１１ｂの外側方下であって、ｎ型エクステンション領域１０ｂの外側に形成されたｎ型ソースドレイン領域１２ｂとを有している。図４（ｂ）では、素子分離領域２のうち活性領域１ｂに隣接し、且つゲート電極９ｂの下に位置する部分を素子分離領域２ｂとして示している。素子分離領域２ａと素子分離領域２ｂとは一体的に形成されている。すなわち、素子分離領域２ａと素子分離領域２ｂとはドライバトランジスタ３２とこれに隣接するロードトランジスタ３４との間において互いに継ぎ目なく接触している。
【００３３】
ここで、ゲート絶縁膜６ｂは、活性領域１ｂ上に形成されたシリコン酸化膜、あるいは、シリコン酸窒化膜からなる下地膜４ｂと、下地膜４ｂ上に形成された高誘電率膜５ｂとを有し、高誘電率膜５ｂは、閾値電圧を調整するためのランタンなどの調整用金属を含有していてもよい。なお、ゲート絶縁膜６ｂは、上述のゲート絶縁膜６のうちｐ型ウェル領域３ｂ（活性領域１ｂ）上及び素子分離領域２ｂ上に形成された部分であって、ゲート電極９ｂの下に位置する部分を指す。
【００３４】
また、ゲート電極９ｂは、ゲート絶縁膜６ｂ上に形成された金属含有膜７ｂと、金属含有膜７ｂ上に形成されたポリシリコンからなるシリコン膜８ｂとを有している。このゲート電極９ｂは、上述のゲート電極９のうち少なくともｐ型ウェル領域３ｂ（活性領域１ｂ）上に設けられた部分を指すが、図４（ａ）に示すように、ドライバトランジスタ３２のゲート電極９ｂと一体的に形成されている場合には、素子分離領域２ａ上にまで延在する。この場合、ゲート電極９ａとゲート電極９ｂのゲート長方向の幅は互いに等しくなっている。
【００３５】
活性領域１ｂを取り囲む素子分離領域２のうち、少なくとも活性領域１ｂと隣接する部分であって、且つ、上方にゲート電極９ｂが形成される部分、すなわち活性領域１ｂのゲート幅方向に隣接する素子分離領域２ｂの上面は、活性領域１ｂの上面と同じ高さ、又は、活性領域１ｂの上面よりも高いことが望ましい。しかしながら、活性領域１ｂに隣接する素子分離領域２ｂの上面は、活性領域１ｂの上面よりも低くても、ロードトランジスタの活性領域１ａに隣接する素子分離領域２ａの上面よりも高ければよい。
【００３６】
次に、アクセストランジスタ３０は、図４（ａ）、図５（ｂ）に示すように、半導体基板１のｐ型ウェル領域３ｂにおける素子分離領域２に囲まれた活性領域１ｂと、活性領域１ｂ上に形成されたゲート絶縁膜６ｃと、ゲート絶縁膜６ｃ上に形成されたゲート電極９ｃと、活性領域１ｂにおけるゲート電極９ｃの両側方下に形成されたｎ型エクステンション領域１０ｂと、ゲート電極９ｃの側面上に形成された絶縁性サイドウォール１１ｃと、活性領域１ｂにおける絶縁性サイドウォール１１ｃの外側方下であって、ｎ型エクステンション領域１０ｂの外側に形成されたｎ型ソースドレイン領域１２ｂとを有している。
【００３７】
なお、図４（ａ）に示すように、活性領域１ｂのうちアクセストランジスタ３０に含まれる部分のゲート幅方向の長さ（すなわちゲート幅）は、活性領域１ｂのうちドライバトランジスタ３２に含まれる部分のゲート幅方向の長さ（すなわちゲート幅）より短いが、ロードトランジスタ３４の活性領域１ａのゲート幅方向の長さより長くなっていることが好ましい。この場合、ドライバトランジスタ３２の駆動力をアクセストランジスタ３０よりも大きくできるので、好ましい。しかし、アクセストランジスタ３０のゲート幅とドライバトランジスタ３２のゲート幅とが等しくてもよい。
【００３８】
また、ゲート絶縁膜６ｃは、活性領域１ｂ上に形成されたシリコン酸化膜、あるいは、シリコン酸窒化膜からなる下地膜４ｃと、下地膜４ｃ上に形成された高誘電率膜５ｃとを有し、高誘電率膜５ｃは閾値電圧を調整するためのランタンなどの調整用金属を含有していてもよい。なお、ゲート絶縁膜６ｃは、上述のゲート絶縁膜６のうちｐ型ウェル３ｂ（活性領域１ｂ）とゲート電極９ｃとの間に設けられた部分を指す。
【００３９】
また、ゲート電極９ｃは、ゲート絶縁膜６ｃ上に形成された金属含有膜７ｃと、金属含有膜７ｃ上に形成されたポリシリコンからなるシリコン膜８ｃとを有している。なお、ゲート絶縁膜６ｃ及びゲート電極９ｃは、ドライバトランジスタのゲート絶縁膜６ｂ及びゲート電極９ｃと同じ活性領域１ｂ上に、ｎ型ソースドレイン領域１２ｂを挟んで離間して配置されている。
【００４０】
−ＳＲＡＭの製造方法−
本実施形態のＳＲＡＭの製造方法について、以下に説明する。
【００４１】
図６〜図１２は、本実施形態のＳＲＡＭの製造方法を示す断面図である。これらの図は、図４（ａ）に示すIVb-IVb線に相当する箇所での断面を示している。
【００４２】
まず、図６に示すように、ｐ型シリコンからなる半導体基板１の上に、膜厚が例えば１０ｎｍ程度のシリコン酸化膜２１、及び膜厚が６０ｎｍ程度のシリコン窒化膜２２を順次形成する。次に、リソグラフィー法によりシリコン窒化膜２２上にレジストパターニングした後(図示せず)、シリコン窒化膜２２及びシリコン酸化膜２１をドライエッチング法によりエッチングする。次に、レジストを除去した後に、シリコン窒化膜２２をマスクとしてシリコン窒化膜２２が開口している領域の半導体基板１に異方性エッチングを施し、例えば深さ２５０ｎｍ程度の浅いトレンチ２３を設ける。これにより、トレンチ２３で囲まれた活性領域１ａ、１ｂが形成される。
【００４３】
次に、図７に示すように、例えばＣＶＤ（chemical vapor deposition）法により、ウェハ状の半導体基板１の上面全体に膜厚が６００ｎｍ程度のシリコン酸化膜２４を形成する。このとき、トレンチ２３内には、シリコン酸化膜２４が充填された状態になる。
【００４４】
次に、図８に示すように、ＣＭＰ（chemical mechanical polishing）法でシリコン酸化膜２４を研磨した後、ウエットエッチング法により、シリコン酸化膜２４をエッチバックすることで、トレンチ２３内のみにシリコン酸化膜２４が充填された状態にする。なお、トレンチ２３とその内部に埋め込まれたシリコン酸化膜２４とを合わせて素子分離領域２とする。この素子分離領域２は後にＭＩＳトランジスタが形成される領域を囲むように形成される。
【００４５】
次に、図９に示すように、リソグラフィー法により、ｐ型トランジスタ形成領域に開口が形成され、ｎ型トランジスタ形成領域上を覆うレジスト２５を形成する。なお、ｐ型トランジスタ形成領域とは後にｐチャネル型ＭＩＳトランジスタが形成される半導体基板１上の領域を指し、ｎ型トランジスタ形成領域とは後にｎチャネル型ＭＩＳトランジスタが形成される半導体基板１上の領域を指す。レジスト２５は、素子分離領域２のうち活性領域１ｂに隣接する部分も覆うことが好ましいが、素子分離領域２のうち活性領域１ａに隣接する部分（素子分離領域２ａ）上には形成されない。
【００４６】
その後、レジスト２５及びシリコン窒化膜２２をマスクとするドライエッチング法により、トレンチ２３内のシリコン酸化膜２４を例えば厚さにして２０ｎｍ程度除去する。本処理により、レジスト２５で覆われていない領域における半導体基板１の上部（すなわち活性領域１ａ）の側壁上部が露出することになる。
【００４７】
次に、図１０に示すように、レジスト２５を除去してからウエットエッチング法によりシリコン窒化膜２２及びシリコン酸化膜２１を除去する。次いで、活性領域１ｂと素子分離領域２のうち活性領域１ｂに隣接する部分とを覆うレジスト２６を形成し、これをマスクとして活性領域１ａにｎ型不純物を導入する。具体的には、例えばリンを注入エネルギーを２７０ｋｅＶ、ドーズ量を２×１０13/ｃｍ2の条件でイオン注入し、半導体基板１の上部に活性領域１ａを含むｎ型ウェル領域３ａを形成する。
【００４８】
なお、この手順に代えて、図９に示す工程からレジスト２５を除去せずに活性領域１ａ上のシリコン窒化膜２２、シリコン酸化膜２１を除去した後、レジスト２５をマスクとしてｎ型不純物をイオン注入してもよい。この場合、続いてレジスト２５を除去し、シリコン窒化膜２２及びシリコン酸化膜２１の残りを除去する。
【００４９】
その後、図１１に示すように、レジスト２６を除去した後、リソグラフィー法を用いて活性領域１ａ及び素子分離領域２のうち活性領域１ａに隣接する部分を覆い、活性領域１ｂを露出させるレジスト２７を形成する。次いで、レジスト２６をマスクとして半導体基板１にｐ型不純物を注入する。具体的には、例えば、ボロンを注入エネルギー１５０ｋｅＶ、ドーズ量２×１０13/ｃｍ2で注入し、ｐ型ウェル領域３ｂを形成する。
【００５０】
その後、図１２に示すように、レジスト２７を除去した後、例えば１０００℃、１秒間の熱処理を半導体基板１に加えることで、ｐ型ウェル領域３ｂ及びｎ型ウェル領域３ａに注入された不純物を活性化させる。続いて、ｎ型ウェル領域３ａ及びｐ型ウェル領域３ｂを含む半導体基板１上に膜厚が例えば０．８ｎｍ程度のシリコン酸化物からなる下地膜４をＣＶＤ法などにより形成した後、ハフニウム（Ｈｆ）を含み、膜厚が１．４ｎｍ程度の高誘電率膜５、窒化チタン（ＴｉＮ）膜からなり、膜厚が５ｎｍ程度の金属含有膜７、膜厚が例えば６０ｎｍ程度のポリシリコンからなるシリコン膜８を、順次公知の方法で堆積する。このとき、活性領域１ａに隣接するトレンチ２３内が、金属含有膜７で埋まっても、問題は無い。
【００５１】
その後、リソグラフィー法及びドライエッチング法により、下地膜４と高誘電率膜５とを有するゲート絶縁膜６と、金属含有膜７とシリコン膜８とを有するゲート電極９とをそれぞれ図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）に示すような形状にする。このとき、ロードトランジスタ３４の側方において、トレンチ２３内に金属含有膜７、シリコン膜８の残りが発生しないよう、エッチング条件を設定する。
【００５２】
活性領域１ａはこれに隣接する素子分離領域２ａの上面から２０ｎｍ程度突出しており、活性領域１ａの突出部分の側面上及び上面上にはゲート絶縁膜６ａを挟んでゲート電極９ａが形成される。また、ゲート電極９のうち、ドライバトランジスタ３２のゲート電極９ｂと、これに隣接するロードトランジスタ３４のゲート電極９ａとは一体的に形成される。
【００５３】
その後、ソースドレイン領域及びシリサイド膜等を形成した後、コンタクト、配線工程を経て、本実施形態のＳＲＡＭは形成される。
【００５４】
−本実施形態のＳＲＡＭの効果−
本実施形態のＳＲＡＭによれば、ロードトランジスタ３４の活性領域１ａをこれに隣接する素子分離領域２ａの上面から突出させ、ゲート絶縁膜６ａ及びゲート電極９ａを活性領域１ａの突出部分の側面上及び上面上に形成することで、ロードトランジスタ３４の平面面積を増加させずに実効的なゲート幅を大きくすることができる。このため、閾値のばらつきが増大するのを抑えつつ、平面面積の縮小を図ることができる。
【００５５】
図１３は、図１（ａ）に示す従来のＳＲＡＭの平面面積と、図４（ａ）に示す本実施形態に係るＳＲＡＭの平面面積との比較を示す図である。ここでは、図１（ａ）に示すＳＲＡＭの平面面積を１００％として計算している。ここでは、本実施形態のＳＲＡＭにおいて、活性領域１ａが素子分離領域２ａの上面から突出した高さＨを２０ｎｍとし、従来のロードトランジスタの活性領域の幅を５２ｎｍとした場合の計算結果を示す。
【００５６】
この場合、従来のＳＲＡＭにおけるロードトランジスタと同等のチャネル幅を得るために必要なチャネル幅Ｗは、１２ｎｍでよいこととなり、本実施形態のＳＲＡＭにおいては、実効的なチャネル幅を同じとしたとき、従来のＳＲＡＭと比べてロードトランジスタの面積を大幅に削減することができ、メモリセルの平面面積をおよそ１４％程度縮小することができることが分かる。
【００５７】
なお、本実施形態では、図９に示す工程の後、図１０に示すように、レジスト２５、シリコン窒化膜２２及びシリコン酸化膜２１を順次除去したが、レジスト２５を除去した後、酸化雰囲気下でアニールすることで、活性領域１ａの露出しているシリコン側壁にシリコン酸化膜を例えば１５ｎｍ程度形成し、その後、シリコン窒化膜２２、シリコン酸化膜２１及び活性領域１ａのシリコン側壁に形成されたシリコン酸化膜を順次除去してもよい。これにより、ｐ型のロードトランジスタのチャネル幅を１３ｎｍ程度狭化することができる。
【００５８】
本実施形態のＳＲＡＭによれば、ロードトランジスタにおけるチャネル幅を従来と同等とすることで、閾値電圧及びそのばらつきを従来と同等の値に設定しつつ、平面面積を大幅に縮小することができる。そのため、ＳＲＡＭの平面面積を縮小してもトランジスタ特性のばらつきによる回路の誤動作の発生率を増加させることがない。
【００５９】
このように、本実施形態のＳＲＡＭによると、トランジスタの閾値電圧ばらつきの増大を招くことなくＳＲＡＭ面積を削減することが出来るので、結果として集積回路の面積縮小を実現することが可能となる。
【００６０】
なお、活性領域１ｂのうちドライバトランジスタ３２を構成する部分、及びアクセストランジスタ３０を構成する部分がそれぞれこれらに隣接する素子分離領域２の上面から突出している場合であっても、各ＭＩＳトランジスタの閾値のばらつきを抑えつつ、メモリセルの面積を縮小することは可能である。
【００６１】
ただし、微細化されたメモリセル内で半導体基板上の凹凸が多くなると、ソースドレイン領域等を形成するための不純物導入が難しくなるので、ロードトランジスタ３４の活性領域だけを素子分離領域２から突出させる図４（ａ）に示すメモリセル構成をとることがより好ましい。
【００６２】
また、ロードトランジスタはドライバトランジスタに比べて大きな駆動力が要求されないので、ロードトランジスタのゲート幅は通常、メモリセルを構成するＭＩＳトランジスタの中で最も小さくなっている。そのため、図２に示すようにロードトランジスタの閾値電圧ばらつきは他のＭＩＳトランジスタに比べて大きくなっている。従って、本実施形態のＳＲＡＭのように、ロードトランジスタ３４の閾値電圧ばらつきを選択的に抑えることが好ましい。
【００６３】
しかし、ロードトランジスタ３４以外のアクセストランジスタ３０またはドライバトランジスタ３２の活性領域１ｂのみ素子分離領域２ｂの上面から突出させ、ロードトランジスタ３４の活性領域１ａを素子分離領域２ａの上面から突出させない構成をとっても、メモリセルの平面面積を縮小することができ、且つ不純物導入も全ての活性領域を素子分離領域２の上面から突出させる場合に比べて容易にできることとなる。ただし、ロードトランジスタ３４の閾値電圧ばらつきは他のＭＩＳトランジスタに比べて大きいため、活性領域１ａのみを突出させる場合の方が、ＭＩＳトランジスタ間で閾値電圧ばらつきを均一化でき、回路の誤動作等の不具合をより効果的に抑えることが可能となる。
【００６４】
なお、ｐチャネル型ＭＩＳトランジスタであるロードトランジスタ３４の活性領域１ａの幅は、ｎチャネル型ＭＩＳトランジスタであるアクセストランジスタ３０の活性領域１ｂの幅よりも小さくすることが一般的であるが、必ずしもアクセストランジスタ３０の活性領域１ｂの幅より小さくする必要はない。
【００６５】
なお、本実施形態ではいわゆる６トランジスタ構成のメモリセルを例にとって説明したが、４トランジスタ構成のメモリセルを構成するＭＩＳトランジスタのアクセストランジスタにおいて、活性領域をこれに隣接する素子分離領域の上面から突出させるようにしてもよい。また、ＳＲＡＭ以外の回路、例えばＣＭＩＳ回路等においても、セルを構成する複数のＭＩＳトランジスタのうち、ゲート幅の小さいトランジスタの活性領域を素子分離領域から選択的に突出させ、その側面上にゲート絶縁膜及びゲート電極を形成することにより、回路の小面積化を図るとともに、閾値等の特性ばらつきの低減を図ることができる。
【００６６】
また、図４（ａ）に示すメモリセルにおいて、ロードトランジスタ３４のｐ型ソースドレイン領域１２ａの一方と、当該ロードトランジスタ３４のゲート電極９ａと離間して設けられたゲート電極９との電気的接続をとるためにゲート電極９の側面及び上面と接するシェアードコンタクトを設ける場合がある。この場合、活性領域１ａ全体をこれに隣接する素子分離領域２ａの上面から突出させることにより、ｐ型ソースドレイン領域１２ａの上面だけでなく側面もシェアードコンタクトに接触させることができるので、シェアードコンタクトの形成位置が多少ずれた場合でもゲート電極９とｐ型ソースドレイン領域１２ａとの電気的接続を確実にとることができる。従って、シェアードコンタクトの位置ズレに対するマージンを小さくすることができる。
【００６７】
また、図４（ａ）、（ｂ）では、活性領域１ａに隣接する素子分離領域２ａ全体の上面が活性領域１ａの上面より低くなっているが、素子分離領域２ａのうち、活性領域１ａのゲート幅方向の一方に隣接する部分の上面のみを低くしてもよい。この場合、本実施形態に係るＳＲＡＭに比べれば閾値ばらつきを低減する等の効果は小さいが、図１（ａ）、（ｂ）に示すＳＲＡＭに比べればロードトランジスタ３４の閾値ばらつきを抑える等の効果がある。
【００６８】
なお、以上の説明で挙げたゲート絶縁膜６やゲート電極９等の形状や厚み、活性領域１ａの突出部分の高さなどは、それぞれ一例であって本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明の構成は、主にＳＲＡＭに適用され、各種電子機器のメモリ等として有用である。
【符号の説明】
【００７０】
１ 半導体基板
１ａ、１ｂ 活性領域
２、２ａ、２ｂ 素子分離領域
３ａ ｎ型ウェル領域
３ｂ ｐ型ウェル領域
４、４ａ、４ｂ、４ｃ 下地膜
５、５ａ、５ｂ、５ｃ 高誘電率膜
６、６ａ、６ｂ、６ｃ ゲート絶縁膜
７、７ａ、７ｂ、７ｃ 金属含有膜
８、８ａ、８ｂ、８ｃ シリコン膜
９、９ａ、９ｂ、９ｃ ゲート電極
１０ａ ｐ型エクステンション領域
１０ｂ ｎ型エクステンション領域
１１ａ、１１ｂ、１１ｃ 絶縁性サイドウォール
１２ａ ｐ型ソースドレイン領域
１２ｂ ｎ型ソースドレイン領域
２１ シリコン酸化膜
２２ シリコン窒化膜
２３ トレンチ
２４ シリコン酸化膜
２５、２６、２７ レジスト
３０ アクセストランジスタ
３２ ドライバトランジスタ
３４ ロードトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板における第１の素子分離領域に囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有する第１のＭＩＳトランジスタと、
前記半導体基板における第２の素子分離領域に囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する第２のＭＩＳトランジスタとを備え、
前記第１のゲート電極は、前記第１の活性領域の上面上だけでなく側面上に前記第１のゲート絶縁膜を介して形成されており、
前記第２のゲート電極は、前記第２の活性領域の上面上に形成されており、側面上には形成されていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、前記第１の素子分離領域における前記第１の活性領域に隣接する第１の部分上に延在しており、
前記第２のゲート電極は、前記第２の素子分離領域における前記第２の活性領域に隣接する第２の部分上に延在していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の素子分離領域における前記第１の部分の上面高さは、前記第２の素子分離領域における前記第２の部分の上面高さに比べて低いことを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１の素子分離領域における前記第１の部分の上面高さは、前記第１の活性領域の上面高さに比べて低いことを特徴とする半導体装置。
【請求項５】
請求項２〜４のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域は、前記第１の素子分離領域における前記第１の部分の上面よりも上方に突出していることを特徴とする半導体装置。
【請求項６】
請求項２〜５のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域の上面における前記第１のゲート絶縁膜と接しているゲート幅方向の第１幅は、前記第１の活性領域の側面における前記第１のゲート絶縁膜と接している高さ方向の第２幅の０．５倍以上２倍以下であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１の活性領域の上面における前記第１幅は、前記第１の活性領域の側面における前記第２幅よりも小さいことを特徴とする半導体装置。
【請求項８】
請求項２〜７のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極のうち、前記第１の素子分離領域における前記第１の部分上に位置する部分は、前記第１のゲート電極のうち、前記第１の活性領域の上面上に位置する部分に比べて膜厚が厚いことを特徴とする半導体装置。
【請求項９】
請求項２〜８のうちいずれか１項に記載の半導体装置において、
前記第２の素子分離領域における前記第２の部分の上面高さは、前記第２の活性領域の上面高さに比べて同じか又は高いことを特徴とする半導体装置。
【請求項１０】
請求項２〜９のうちいずれか１項に記載の半導体装置において、
前記第１の素子分離領域と前記第２の素子分離領域とは、前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとの間において互いに継ぎ目なく接続されていることを特徴とする半導体装置。
【請求項１１】
請求項２〜１０のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは、互いに継ぎ目なく接続されていることを特徴とする半導体装置。
【請求項１２】
請求項２〜１１のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域のゲート幅方向の幅は、前記第２の活性領域のゲート幅方向の幅に比べて小さいことを特徴とする半導体装置。
【請求項１３】
請求項２〜１１のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された第１の下地膜と、前記第１の下地膜上に形成された第１の高誘電率膜とを有し、
前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された第２の下地膜と、前記第２の下地膜上に形成された第２の高誘電率膜とを有していることを特徴とする半導体装置。
【請求項１４】
請求項２〜１３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属含有膜と、前記第１の金属含有膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属含有膜と、前記第２の金属含有膜上に形成された第２のシリコン膜とを有していることを特徴とする半導体装置。
【請求項１５】
請求項２〜１４のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｐチャネル型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｎチャネル型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項１６】
請求項２〜１５のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ＳＲＡＭメモリセルにおけるロードトランジスタであり、
前記第２のＭＩＳトランジスタは、ＳＲＡＭメモリセルにおけるドライバトランジスタであることを特徴とする半導体装置。
【請求項１７】
半導体基板に、第１の活性領域及び第２の活性領域と、前記第１の活性領域及び前記第２の活性領域をそれぞれ取り囲み、前記第１の活性領域に隣接する第１の素子分離領域と前記第２の活性領域に隣接する第２の素子分離領域とを含む素子分離領域とを形成する工程（ａ）と、
前記素子分離領域における前記第１の素子分離領域をエッチングして、前記第１の活性領域の側面を露出させる工程（ｂ）と、
前記工程（ｂ）の後に、前記第１の活性領域上に第１のゲート絶縁膜を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ｃ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成すると共に、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｄ）とを備え、
前記工程（ｂ）では、前記素子分離領域における前記第２の素子分離領域のエッチングを行わず、
前記工程（ｃ）では、前記第１の活性領域の上面だけでなく、前記第１の活性領域の露出している側面上にも前記第１のゲート絶縁膜を形成し、
前記工程（ｄ）では、前記第１の活性領域の上面上及び側面上に前記第１のゲート絶縁膜を介して前記第１のゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｂ）によって、前記第１の活性領域の上面は、前記第１の素子分離領域の上面から上方に突出することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７又は１８に記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記第１の活性領域の上面における幅が、前記第１の活性領域の側面の露出部分の高さ方向の幅の０．５倍以上２倍以下となるように前記素子分離領域をエッチングすることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板における第１の素子分離領域に囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有する第１のＭＩＳトランジスタと、
前記半導体基板における第２の素子分離領域に囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する第２のＭＩＳトランジスタとを備え、
前記第１のゲート電極は、前記第１の活性領域の上面上だけでなく側面上に前記第１のゲート絶縁膜を介して形成されており、
前記第２のゲート電極は、前記第２の活性領域の上面上に形成されており、側面上には形成されていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、前記第１の素子分離領域における前記第１の活性領域に隣接する第１の部分上に延在しており、
前記第２のゲート電極は、前記第２の素子分離領域における前記第２の活性領域に隣接する第２の部分上に延在していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の素子分離領域における前記第１の部分の上面高さは、前記第２の素子分離領域における前記第２の部分の上面高さに比べて低いことを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１の素子分離領域における前記第１の部分の上面高さは、前記第１の活性領域の上面高さに比べて低いことを特徴とする半導体装置。
【請求項５】
請求項２〜４のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域は、前記第１の素子分離領域における前記第１の部分の上面よりも上方に突出していることを特徴とする半導体装置。
【請求項６】
請求項２〜５のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域の上面における前記第１のゲート絶縁膜と接しているゲート幅方向の第１幅は、前記第１の活性領域の側面における前記第１のゲート絶縁膜と接している高さ方向の第２幅の０．５倍以上２倍以下であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１の活性領域の上面における前記第１幅は、前記第１の活性領域の側面における前記第２幅よりも小さいことを特徴とする半導体装置。
【請求項８】
請求項２〜７のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極のうち、前記第１の素子分離領域における前記第１の部分上に位置する部分は、前記第１のゲート電極のうち、前記第１の活性領域の上面上に位置する部分に比べて膜厚が厚いことを特徴とする半導体装置。
【請求項９】
請求項２〜８のうちいずれか１項に記載の半導体装置において、
前記第２の素子分離領域における前記第２の部分の上面高さは、前記第２の活性領域の上面高さに比べて同じか又は高いことを特徴とする半導体装置。
【請求項１０】
請求項２〜９のうちいずれか１項に記載の半導体装置において、
前記第１の素子分離領域と前記第２の素子分離領域とは、前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとの間において互いに継ぎ目なく接続されていることを特徴とする半導体装置。
【請求項１１】
請求項２〜１０のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは、互いに継ぎ目なく接続されていることを特徴とする半導体装置。
【請求項１２】
請求項２〜１１のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域のゲート幅方向の幅は、前記第２の活性領域のゲート幅方向の幅に比べて小さいことを特徴とする半導体装置。
【請求項１３】
請求項２〜１１のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された第１の下地膜と、前記第１の下地膜上に形成された第１の高誘電率膜とを有し、
前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された第２の下地膜と、前記第２の下地膜上に形成された第２の高誘電率膜とを有していることを特徴とする半導体装置。
【請求項１４】
請求項２〜１３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属含有膜と、前記第１の金属含有膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属含有膜と、前記第２の金属含有膜上に形成された第２のシリコン膜とを有していることを特徴とする半導体装置。
【請求項１５】
請求項２〜１４のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ｐチャネル型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、ｎチャネル型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項１６】
請求項２〜１５のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ＳＲＡＭメモリセルにおけるロードトランジスタであり、
前記第２のＭＩＳトランジスタは、ＳＲＡＭメモリセルにおけるドライバトランジスタであることを特徴とする半導体装置。
【請求項１７】
半導体基板に、第１の活性領域及び第２の活性領域と、前記第１の活性領域及び前記第２の活性領域をそれぞれ取り囲み、前記第１の活性領域に隣接する第１の素子分離領域と前記第２の活性領域に隣接する第２の素子分離領域とを含む素子分離領域とを形成する工程（ａ）と、
前記素子分離領域における前記第１の素子分離領域をエッチングして、前記第１の活性領域の側面を露出させる工程（ｂ）と、
前記工程（ｂ）の後に、前記第１の活性領域上に第１のゲート絶縁膜を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ｃ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成すると共に、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｄ）とを備え、
前記工程（ｂ）では、前記素子分離領域における前記第２の素子分離領域のエッチングを行わず、
前記工程（ｃ）では、前記第１の活性領域の上面だけでなく、前記第１の活性領域の露出している側面上にも前記第１のゲート絶縁膜を形成し、
前記工程（ｄ）では、前記第１の活性領域の上面上及び側面上に前記第１のゲート絶縁膜を介して前記第１のゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｂ）によって、前記第１の活性領域の上面は、前記第１の素子分離領域の上面から上方に突出することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７又は１８に記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記第１の活性領域の上面における幅が、前記第１の活性領域の側面の露出部分の高さ方向の幅の０．５倍以上２倍以下となるように前記素子分離領域をエッチングすることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１１９４９８（Ｐ２０１２−１１９４９８Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６８０２４（Ｐ２０１０−２６８０２４）
【出願日】平成２２年１２月１日（２０１０．１２．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月１日（２０１０．１２．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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