【課題】結晶性の優れた酸化物半導体層を形成して電気特性の優れたトランジスタを製造
可能とし、大型の表示装置や高性能の半導体装置等の実用化を図ることを目的の一つとす
る。
【解決手段】第１の加熱処理で第１の酸化物半導体層を結晶化し、その上部に第２の酸化
物半導体層を形成し、温度と雰囲気の異なる条件で段階的に行われる第２の加熱処理によ
って表面と略垂直な方向にｃ軸が配向する結晶領域を有する酸化物半導体層の形成と酸素
欠損の補填を効率良く行い、酸化物半導体層上に接する酸化物絶縁層を形成し、第３の加
熱処理を行うことにより、酸化物半導体層に再度酸素を供給し、酸化物絶縁層上に、水素
を含む窒化物絶縁層を形成し、第４の加熱処理を行うことにより、少なくとも酸化物半導
体層と酸化物絶縁層の界面に水素を供給する。 （もっと読む）

【課題】ＤＲＡＭとＲｅＲＡＭとを混載する場合において、容量素子及び抵抗変化素子の性能を維持しながら製造コストを低減する。
【解決手段】半導体記憶装置は、抵抗変化素子１と容量素子１０１とを具備している。抵抗変化素子１は、第１深さＤ１のシリンダー型のＭＩＭ構造を有し、抵抗変化型メモリ用である。容量素子１０１は、第１深さＤ１よりも深い第２深さＤ２のシリンダー型のＭＩＭ構造を有し、ＤＲＡＭ用である。 （もっと読む）

【課題】ガードリング周辺のメモリセル領域から周辺回路領域へのエッチング液の染み込みを防止する。
【解決手段】半導体装置の製造方法は、メモリセル領域及び周辺回路領域が画定された半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜の一部を除去してメモリセル領域の周囲にガードリング溝を形成し、ガードリング溝を金属導電材で埋めてガードリングとし、ガードリングを覆うように第１の層間絶縁膜上にサポート膜を形成し、メモリセル領域のサポート膜に開口を形成し、開口を通してウエットエッチングを行うことで、周辺回路領域の第１の層間絶縁膜を残したまま、メモリセル領域の第１の層間絶縁膜を除去する。 （もっと読む）

【課題】オン電流が少ないトランジスタを含むメモリセルと積層方向に延びるビット線により、低い製造コストで高速動作を実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、例えば、記憶素子とその読み出し電流経路に挿入される第１のトランジスタとを含むメモリセルＭＣと、このメモリセルＭＣの一端に直接接続され、記憶素子の情報を伝送する第１のビット線ＬＢＬと、第２のトランジスタを含み第１のビット線ＬＢＬを介して伝送される記憶素子の情報を増幅する第１のアンプＬＳＡとを備えている。第１のアンプＬＳＡは基板Ｌ０に形成され、メモリセルＭＣは基板Ｌ０の上部の第１の層Ｌ１〜Ｌ８に形成され、第１のビット線ＬＢＬは積層方向に延びる配線構造を含んで形成される。第１のトランジスタのチャネル中のキャリアの移動度は、第２のトランジスタのチャネル中のキャリアの移動度よりも低い。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に、第２絶縁膜２６から離間する第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供する。
【解決手段】ゲート絶縁層として熱酸化シリコン層を用いる。熱酸化シリコン層を用いることで、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層を用いる場合よりゲートリーク電流を抑制することができる。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わる。このようにして、半導体層の上に熱酸化シリコン層を形成し、熱酸化シリコン層をゲート絶縁層として用いたトランジスタを形成する。 （もっと読む）

【課題】安定したスイッチング動作を低コストで実行する抵抗変化型不揮発性記憶装置を提供する。
【解決手段】抵抗変化型不揮発性記憶装置は、第１配線３と、第１配線３上に形成された層間絶縁層５３と、層間絶縁膜５３上に形成された第２配線６と、第１配線３と第２配線６との間に形成された抵抗変化型素子１１とを具備する。層間絶縁層５３は、第１配線３と第２配線６とに挟まれるように形成され、第１配線３の幅以下の幅を有するホール９を備える。抵抗変化型素子１１は、第１配線３と接して、ホール９の底部に形成された下部電極１３と、下部電極１３上に形成された抵抗変化層１２と、抵抗変化層１２上に形成された上部電極１１とを備える。下部電極１３、抵抗変化層１２及び上部電極１１は、ホール９の内部に形成される。第１配線３は銅を含み、下部電極１３、１３ａはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。 （もっと読む）

【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。 （もっと読む）

【課題】表面のＰ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板の作製方法を提供する。
【解決手段】半導体薄膜層の結晶性を高く保つため、水素イオン添加処理中の半導体基板の温度を２００℃以下に抑制した。加えて、水素イオン添加処理後の半導体基板を１００℃以上４００℃以下に保持した状態で半導体基板に対してプラズマ処理を行うことにより、水素イオン添加処理により生じる、半導体薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させたまま、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を低減した。 （もっと読む）

【課題】低電圧かつ高速なスイッチング動作を、低いばらつきで実現可能な抵抗変化型不揮発記憶装置を提案する。
【解決手段】抵抗変化型不揮発性記憶装置は、第１電極１４と、第１電極１４上に設けられた抵抗変化部１８と、抵抗変化部１８上に設けられた第２電極１１とを具備している。抵抗変化部１８は、第１電極１４上に設けられ、印加する電圧により抵抗が変化する抵抗変化層１３と、抵抗変化層１３上に設けられ、フィラメントを形成する安定層１２とを備えている。抵抗変化層と安定層は異なる金属酸化物である。抵抗変化層の酸化物生成エネルギーは、安定層の酸化物生成エネルギーよりも高い。抵抗変化層１３の膜厚は、抵抗変化部１８のオフ状態の抵抗が膜厚で律速される範囲の抵抗になるような値を有する。 （もっと読む）

【課題】絶縁体に電荷を蓄える不揮発性メモリにおいて、データ保持特性を向上させることのできる技術を提供する。
【解決手段】メモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬをメモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短く形成して、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を４０ｎｍ未満とする。これにより、書込み状態では、書き換えを繰り返すことによって生じるソース領域Ｓｒｍ上の電荷蓄積層ＣＳＬに蓄積される正孔が少なくなり、電荷蓄積層ＣＳＬ中に局在する電子と正孔との横方向の移動が少なくなるので、高温保持した場合のしきい値電圧の変動を小さくすることができる。また、実効チャネル長を３０ｎｍ以下にすると、しきい値電圧を決定する見かけ上の正孔が少なくなり、電荷蓄積層ＣＳＬ中での電子と正孔との結合が少なくなるので、室温保持した場合のしきい値電圧の変動を小さくすることができる。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】相変化記録材料から熱を急速に拡散させるための構造を有する相変化メモリとその製造方法を提供する。
【解決手段】層間絶縁膜（１０、２０、３０）内に設けられた複数の導電プラグ（１２、１４）と、複数の導電プラグの夫々に接して設けられた相変化記録材料膜（１６）と、相変化記録材料膜に接して設けられた上部電極（１８）と、複数の導電プラグに接しないように導電プラグの側面領域に設けられた放熱のための金属材料部（２２）と、を有する相変化メモリ。 （もっと読む）

【課題】書き込み動作の安定性および信頼性を向上した抵抗変化型不揮発性記憶素子の書き込み方法を提供する。
【解決手段】抵抗変化素子を含むメモリセルに対して電圧パルスを印加することにより、抵抗変化素子を、印加される電圧パルスの極性によって第１の抵抗状態と第２の抵抗状態とを可逆的に変化させる書き込み方法であって、抵抗変化素子を第２の抵抗状態から第１の抵抗状態に変化せしめる時に、抵抗変化素子に対して、第２の電圧パルス（ＶＬ）よりも電圧の絶対値が小さく、かつ、第１の電圧パルス（ＶＨ）と極性が異なる第１の抵抗化プレ電圧パルス（ＶＬｐｒ）を印加する第１ステップと、その後、第１の電圧パルス（ＶＨ）を印加する第２ステップとを含む第１の抵抗状態化ステップを含む。 （もっと読む）

【課題】比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現する。
【解決手段】不揮発性半導体記憶装置は、第１配線５４と、第２配線５５と、一端を前記第１配線５４に、他端を前記第２配線５５にそれぞれ電気的に接続されたメモリセル４０とを具備する。メモリセル４０は、抵抗値の変化で情報を記憶する抵抗変化層４１と、抵抗変化層４１の両端にそれぞれ接続され、貴金属を含まない第１電極５１及び第２電極５２とを備える。第１電極５１は、外側電極４３と、外側電極４３と抵抗変化層４１との間に設けられた界面電極４２とを含む。界面電極４２の膜厚は、外側電極４３の膜厚よりも薄い。界面電極４２の抵抗率は、外側電極４３の抵抗率よりも高い。第１電極５１の抵抗値Ｒｓは、抵抗変化層５２の低抵抗状態の抵抗値Ｒｏｎよりも低い。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成を提供する。信頼性の高い半導体装置を提供する。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、第３族元素、亜鉛、及び酸素を少なくとも含む非単結晶の酸化物半導体層を用いる。第３族元素は安定剤として機能する。 （もっと読む）

【課題】容量素子埋設用凹部上端部の肩落ちによるキャパシタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。 （もっと読む）

【課題】電気泳動表示装置で、書き込み回数のさらに少ないアクティブマトリクス型の電
気泳動表示装置を提供することを課題とする。
【解決手段】複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し
、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを
特徴とした表示装置において、前記画素電極への映像信号の再書き込み動作を、画素に表
示する映像が変化する場合に行うことにより、書き込み回数を低減する。 （もっと読む）

【課題】信頼性の高い半導体装置を歩留まり良く製造する技術を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を
含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成
領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領
域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲート電極上に形成
された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続される導電層と、
を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜
厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲート電極が重畳
する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）