【課題】信頼性の高い半導体装置を歩留まり良く製造する技術を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を
含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成
領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領
域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲート電極上に形成
された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続される導電層と、
を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜
厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲート電極が重畳
する領域の半導体層の側面に設けられた第１絶縁層を覆う。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関する。なお、本明細書中において半導体装
置とは、半導体特性を利用することで機能しうる装置全般を示す。
【背景技術】
【０００２】
近年、情報化社会はますます発達し、パーソナルコンピュータ、携帯電話等の情報通信
機器の高速化、大容量化、小型化、軽量化等の要求が高まっている。このような時代の流
れで、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）は高集積化、高速化
、低消費電力化が求められ、結果的にＬＳＩを構成する個々のトランジスタの高性能化、
微細化が必須となっている。
【０００３】
ここで、従来の薄膜トランジスタの模式図を図１２に示す。図１２（Ａ）は薄膜トラン
ジスタの上面図を示し、図１２（Ｂ）は破線ＯＰ間の断面図、図１２（Ｃ）は破線ＱＲ間
の断面図に相当する。なお、図１２（Ａ）では薄膜トランジスタを構成する薄膜等を一部
省略している。
【０００４】
薄膜トランジスタは、基板９０００上に下地絶縁層９００２を介して島状の半導体層９
００６が設けられている。半導体層９００６上にはゲート絶縁層９００４を介してゲート
電極として機能する導電層９０１２が設けられている。また、半導体層９００６は、ゲー
ト絶縁層９００４を介して導電層９０１２と重なる領域に形成されたチャネル形成領域９
００８と、ソース領域又はドレイン領域９０１０と、を有している。さらに、ゲート絶縁
層９００４及び導電層９０１２上に層間絶縁層９０１４が設けられ、該層間絶縁層上に、
ソース電極又はドレイン電極として機能する導電層９０１６が設けられている。導電層９
０１６は、半導体層９００６と電気的に接続されている。
【０００５】
トランジスタの高性能化、微細化を進めるにあたり、薄膜トランジスタも様々な構成が
検討されている。例えば、トランジスタの高速化を実現するため、ゲート絶縁層の薄膜化
が進められている。
【０００６】
例えば、特許文献１では、半導体層にイオン化した水素を導入し、当該半導体層の表面
をオゾン酸化することで、ゲート絶縁層の薄膜化を可能とし、且つ良好な特性の薄膜トラ
ンジスタを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２８９０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の薄膜化したゲート絶縁層の形成方法は、半導体層に
イオン化した水素を導入する工程、当該半導体層の表面をオゾン酸化した後に半導体層か
ら水素原子を脱離させるための熱処理工程など製造工程が増え、オゾン酸化にもある程度
の処理時間を必要とするため、スループットが低下し、量産性には向かない。さらに、ゲ
ート絶縁層を薄膜化すると、半導体層端部の被覆不良の問題が顕在化し、歩留まりが低下
しやすい。また、リーク電流等の問題が発生し、半導体装置の信頼性も低下しやすい。
【０００９】
また、トランジスタの微細化に伴い、接続不良の問題も深刻になっている。例えば、ソ
ース電極又はドレイン電極として機能する導電層及び半導体層を接続させるための開口を
絶縁層に形成する際に、下層の半導体層までエッチングされてしまう場合がある。図１２
を例に説明すると、ソース電極又はドレイン電極として機能する導電層９０１６を形成す
るための開口を絶縁層９０１４に形成する際、下層の半導体層９００６（ソース領域又は
ドレイン領域９０１０）までエッチングされてしまう場合がある。特に、半導体層の膜厚
が薄い場合には、図１２に示すように消失してしまうこともあり、歩留まりが低下しやす
い。
【００１０】
本発明はこのような問題を鑑みてなされたものであり、信頼性の高い半導体装置の構造
、及び当該半導体装置を歩留まり良く製造する技術を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は、絶縁表面上の半導体層で素子を構成する所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造の半導体装置であり、該半導体層が異なる膜厚の領域を有し
、チャネル形成領域よりも膜厚が大きい領域にソース電極又はドレイン電極を形成する導
電層を接続させることを特徴とする。
【００１２】
半導体層は島状に設けられており、少なくとも一対の不純物領域の間に設けられたチャ
ネル形成領域を有する。また、チャネル形成領域上で、且つ半導体層を横断するように、
ゲート電極を形成する導電層が設けられている。チャネル形成領域とゲート電極を形成す
る導電層の間には、絶縁層が設けられている。
【００１３】
また、本発明は島状の半導体層の側面に接して絶縁層を設ける。少なくともゲート電極
及び島状の半導体層の端部が重畳する領域において、半導体層の側面に接して設けられた
絶縁層を、チャネル形成領域とゲート電極を形成する導電層の間に設けられた絶縁層が覆
う構成とすることを特徴とする。
【００１４】
本発明の具体的な構成は、基板上に設けられ、一対の不純物領域の間に設けられたチャ
ネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と
、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、
チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲー
ト電極上に形成された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続さ
れる導電層と、を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を
有し、且つ該膜厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲ
ート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。
【００１５】
また、本発明の他の構成は、基板上に設けられ、一対の不純物領域の間に設けられたチ
ャネル形成領域と、不純物領域の一部をシリサイド化して設けられたシリサイド領域と、
を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形
成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成
領域及びゲート電極の間に設けられた第２絶縁層と、ゲート電極の側面に設けられた第３
絶縁層と、半導体層及びゲート電極上に形成された第４絶縁層と、第４絶縁層を介して、
不純物領域と電気的に接続される導電層と、を有する。シリサイド領域を含む不純物領域
はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜厚が大きい領域で導電
層が接続される。また、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層
の側面に設けられた第１絶縁層を覆う。
【００１６】
上記構成において、シリサイド領域は、ニッケルシリサイド、チタンシリサイド、コバ
ルトシリサイド、又は白金シリサイドのいずれかを含む領域であることが好ましい。
【００１７】
また、上記構成において、シリサイド領域は、不純物領域と同じ導電型を付与する不純
物元素が添加されていてもよい。
【００１８】
また、上記構成において、チャネル形成領域は、膜厚５０ｎｍ乃至７０ｎｍの範囲であ
ることが好ましい。また、第２絶縁層は、膜厚１ｎｍ乃至１０ｎｍの範囲であることが好
ましい。
【００１９】
また、上記構成において、半導体層は、チャネル形成領域と不純物領域の間に、該不純
物領域と同じ導電型を付与する不純物元素が添加され、且つ不純物領域と比較して低い濃
度で不純物元素が添加された低濃度不純物領域を含むこともできる。
【００２０】
また、本発明に係る半導体装置は、基板上に島状の半導体層を形成し、半導体層の側面
と接して第１絶縁層を形成し、半導体層を選択的にエッチングして異なる膜厚の領域を形
成し、半導体層上に第２絶縁層を形成し、半導体層のエッチングした領域及び第２絶縁層
上で、且つ半導体層を横断するようにゲート電極を形成し、該ゲート電極をマスクとして
半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、当該一対の不純物領
域の間にチャネル形成領域を形成し、半導体層及びゲート電極上に第３絶縁層を形成し、
該第３絶縁層を介して、半導体層においてエッチングされなかった領域に形成された不純
物領域と電気的に接続されるように導電層を形成する。
【００２１】
また、他の構成は、基板上に島状の半導体層を形成し、半導体層の側面と接して第１絶
縁層を形成し、半導体層を選択的にエッチングして異なる膜厚の領域を形成し、半導体層
上に第２絶縁層を形成し、半導体層のエッチングした領域及び第２絶縁層上で、且つ半導
体層を横断するようにゲート電極を形成し、ゲート電極をマスクとして半導体層に不純物
元素を添加し、自己整合的に一対の不純物領域と、当該一対の不純物領域の間にチャネル
形成領域を形成し、ゲート電極の側面と接して第３絶縁層を形成し、該第３絶縁層及びゲ
ート電極をマスクとして第２絶縁層を選択的にエッチングすることにより、半導体層を選
択的に露出させ、少なくとも露出させた半導体層上に金属層を形成し、熱処理を行うこと
により、半導体層及び金属層が接する領域の一部をシリサイド化して、半導体層に形成さ
れた不純物領域の一部にシリサイド領域を形成し、半導体層及びゲート電極上に第４絶縁
層を形成し、第４絶縁層を介して、半導体層においてエッチングされなかった領域に形成
された不純物領域と電気的に接続されるように導電層を形成する。
【００２２】
上記構成において、金属層は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）
、又は白金（Ｐｔ）から選ばれる金属元素、又は当該金属元素を含む合金材料を用いて形
成することが好ましい。また、導電層は、シリサイド領域に接するように形成するが好ま
しい。
【００２３】
また、上記構成において、第２絶縁層は、ゲート電極が重畳する領域の半導体層の側面
と接して形成された第１絶縁層を覆うように形成することが好ましい。
【００２４】
また、上記構成において、半導体層の選択的にエッチングした領域は、膜厚５０ｎｍ乃
至７０ｎｍの範囲となるようにすることが好ましい。
【発明の効果】
【００２５】
本発明を適用してソース電極又はドレイン電極を形成する導電層と電気的に接続される
部分の半導体層を厚膜化することで、導電層及び半導体層の接続に起因する不良を防止す
ることができる。また、本発明を適用して半導体層端部を絶縁層で十分に被覆することで
、半導体層端部に起因する不良を防止することができる。よって、半導体装置を歩留まり
良く製造することができる。また、完成する半導体装置の信頼性を向上させることができ
る。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体装置の主要な構成の例を示す図。
【図２】本発明に係る半導体装置の作製方法の例を示す図。
【図３】本発明に係る半導体装置の作製方法の例を示す図。
【図４】本発明に係る半導体装置の作製方法の例を示す図。
【図５】本発明に係る半導体装置の主要な構成及び作製方法の例を示す図。
【図６】本発明に係る半導体装置の作製方法の例を示す図。
【図７】本発明に係る半導体装置の作製方法の例を示す図。
【図８】本発明に係る半導体装置の主要な構成の例を示す図。
【図９】本発明に係る半導体装置の作製方法の例を示す図。
【図１０】本発明に係る半導体装置の主要な構成及び作製方法の例を示す図。
【図１１】本発明に係る半導体装置の主要な構成の例を示す図。
【図１２】従来の半導体装置の構成の例を示す図。
【図１３】本発明に係る半導体装置の作製方法の例を示す図。
【図１４】プラズマ処理装置の構成の例を示す図。
【図１５】本発明に係る半導体装置の主要な構成の例を示す図。
【図１６】本発明に係る半導体装置の作製方法の例を示す図。
【図１７】本発明に係る半導体装置の作製方法の例を示す図。
【図１８】本発明に係る半導体装置の作製方法の例を示す図。
【図１９】本発明に係る半導体装置の作製方法の例を示す図。
【図２０】本発明に係る半導体装置の作製方法の例を示す図。
【図２１】本発明に係る半導体装置の作製方法の例を示す図。
【図２２】本発明に係る半導体装置の作製方法の例を示す図。
【図２３】本発明に係る半導体装置の一例を示すブロック図。
【図２４】本発明に係る半導体装置の一例を示す斜視図。
【図２５】本発明に係る半導体装置の使用形態の例を示す図。
【図２６】本発明に係る半導体装置の一例を示す上面図及び断面図。
【図２７】本発明に係る半導体装置に適用できるアンテナを説明する図。
【図２８】本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。
【図２９】本発明に係る半導体装置の作製方法の例を示す図。
【図３０】本発明に係る半導体装置の主要な構成の例を示す図。
【発明を実施するための形態】
【００２７】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を
様々に変更しうることは、以下に示す実施の形態の記載内容に限定して解釈されるもので
はない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面
間で共通して用いる場合がある。
【００２８】
（実施の形態１）
図１は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図であ
る。図１は、特に薄膜トランジスタの構成を示しており、図１（Ａ）は上面図、図１（Ｂ
）は図１（Ａ）における破線ＯＰ間の断面図、図１（Ｃ）は図１（Ａ）における破線ＱＲ
間の断面図を示している。なお、図１（Ａ）は、一部薄膜等を省略している。
【００２９】
図１に示す半導体装置は、基板１０２上に絶縁層１０４を介して設けられた薄膜トラン
ジスタ１００を有している。薄膜トランジスタ１００は、島状の半導体層１０５と、当該
半導体層１０５の側面と接して設けられた絶縁層１１２と、半導体層１０５の一表面上に
設けられた絶縁層１１４と、当該絶縁層１１４を介して半導体層１０５上に設けられた導
電層１１６及び導電層１１８と、半導体層１０５上に絶縁層１１４、絶縁層１２０を介し
て設けられたソース電極又はドレイン電極を形成する導電層１２２と、を有している。導
電層１２２は、絶縁層１１４、１２０を介して半導体層１０５と電気的に接続されている
。
【００３０】
ゲート電極１１９は、導電層１１６及び導電層１１８の積層構造で形成されている。ゲ
ート電極１１９は、島状の半導体層１０５を横断するように設けられている。なお、図１
ではゲート電極を導電層１１６、１１８の２層の積層構造で形成する例を示すが、本発明
は特に限定されない。例えば、単層構造でもよいし、３層以上の積層構造としてもよい。
また、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層以上
の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、導電層の
積層構造でゲート電極を形成する場合、各層の幅（キャリアがチャネル形成領域を流れる
方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が概略一致するよう
に形成してもよいし、上層と比較して下層の導電層の幅が大きくなるように形成してもよ
い。その他、ゲート電極を形成する導電層の側面に接して、サイドウォールといわれる絶
縁層（以下、サイドウォール絶縁層ともいう）を形成してもよい。
【００３１】
島状に設けられた半導体層１０５は、チャネル形成領域１０６と、ＬＤＤ領域として機
能する一対の不純物領域１０８と、ソース領域又はドレイン領域として機能する一対の不
純物領域１１０と、を有する。以下、本明細書ではＬＤＤ領域として機能する不純物領域
を低濃度不純物領域ともいう。また、ソース領域又はドレイン領域として機能する不純物
領域を高濃度不純物領域ともいう。本実施の形態では、低濃度不純物領域１０８、高濃度
不純物領域１１０とする。
【００３２】
また、半導体層１０５において、導電層１２２と接する領域は、チャネル形成領域１０
６が形成される領域と比較して厚くなっている。本発明は、半導体層においてソース電極
又はドレイン電極として機能する導電層を接続させる領域を、チャネル形成領域よりも厚
くすることを特徴の１つとしている。なお、半導体層においてソース電極又はドレイン電
極として機能する導電層を接続させる領域は、ソース領域又はドレイン領域として機能す
る不純物領域の一部である。よって、本発明は、高濃度不純物領域が、チャネル形成領域
よりも厚い領域を有することを特徴の１つとしている。
【００３３】
半導体層１０５において、チャネル形成領域１０６と比較して、ソース電極又はドレイ
ン電極として機能する導電層１２２を接続させる領域を厚くすることで、後に導電層１２
２及び半導体層１０５（具体的には高濃度不純物領域１１０）を接続させるための開口を
形成する際に、該開口近傍の半導体層１０５まで除去されてしまうことを防止する効果が
ある。特に、チャネル形成領域を薄膜化するのに伴いその他の領域の膜厚も薄くする場合
は、上述した開口形成の際に該開口近傍の半導体層が消失してしまう可能性も大きくなる
ため、本発明の構成とすることは非常に効果的である。
【００３４】
半導体層１０５の膜厚は非晶質半導体層の結晶化可能な範囲とし、具体的には３０ｎｍ
乃至２００ｎｍ（但し３０ｎｍは除く）程度とする。好ましくはチャネル形成領域１０６
を膜厚３０ｎｍ乃至１５０ｎｍ（但し３０ｎｍは除く）程度、より好ましくは５０ｎｍ乃
至７０ｎｍ程度とし、導電層１２２を接続させる領域をチャネル形成領域１０６よりも厚
くする。例えば、導電層１２２を接続させる領域を、膜厚４０ｎｍ乃至２００ｎｍ程度、
好ましくは８０ｎｍ乃至１００ｎｍ程度とする。
【００３５】
また、島状に設けられた半導体層１０５の端部は、テーパ形状とすることができる。例
えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような
形状としてもよいし、テーパ角が４５°未満の緩やかな形状とすることもできる。なお、
テーパ角とはテーパ形状を有する層において、当該層の側面と底面がなす傾斜角を示す。
ここでは、９０°に近いテーパ角を有するテーパ形状とする。
【００３６】
チャネル形成領域１０６は一対の高濃度不純物領域１１０の間に位置しており、低濃度
不純物領域１０８はチャネル形成領域１０６と高濃度不純物領域１１０の間にそれぞれ位
置している。つまり、チャネル形成領域１０６は、一対の高濃度不純物領域１１０の間及
び一対の低濃度不純物領域１０８の間に位置しており、且つ一対の低濃度不純物領域１０
８に接している。なお、高濃度不純物領域１１０は、低濃度不純物領域１０８と比較して
、高い濃度で一導電型を付与する不純物元素が添加されている。
【００３７】
また、チャネル形成領域１０６は、半導体層１０５において該半導体層１０５及びゲー
ト電極１１９を形成する導電層１１８が重なる領域に形成されている。つまり、ゲート電
極１１９は半導体層１０５を横断するように、且つチャネル形成領域１０６上に設けられ
ている。なお、チャネル形成領域１０６は、トランジスタの閾値電圧を制御するための一
導電型を付与する不純物元素が添加されていてもよい。
【００３８】
高濃度不純物領域１１０は、絶縁層１１４、１２０を介してソース電極又はドレイン電
極として機能する導電層１２２と電気的に接続されている。このとき、少なくとも高濃度
不純物領域１１０の一部をチャネル形成領域１０６よりも厚く形成し、該厚く形成された
領域と接して電気的に接続されるようにソース電極又はドレイン領域として機能する導電
層１２２を形成する。このようにすることで、絶縁層１１４、１２０に導電層１２２を形
成するための開口を形成する際に、形成する開口近傍の半導体層（高濃度不純物領域）ま
で除去されてしまうことを防止できる。なお、高濃度不純物領域１１０全体を、チャネル
形成領域１０６よりも厚く形成しても構わない。
【００３９】
低濃度不純物領域１０８は、チャネル形成領域１０６と高濃度不純物領域１１０の間に
形成されている。半導体層１０５において低濃度不純物領域１０８を形成することで、ド
レイン領域近傍の電界を緩和することができ、その結果ホットキャリアの発生を抑制する
ことができる。ホットキャリアの発生は、閾値電圧を不安定に変化させる要因になり、動
作特性を著しく低下させる恐れがある。特に、素子を微細化する、例えばチャネル長（チ
ャネル形成領域において、キャリアが流れる方向（ソース領域とドレイン領域を結ぶ方向
）に平行な方向の長さ）を短くすると、ドレイン領域近傍が高電界化する問題が顕著とな
るため、ＬＤＤ領域として機能する低濃度不純物領域を形成することは、非常に効果的で
ある。
【００４０】
低濃度不純物領域１０８は、半導体層１０５において該半導体層１０５及び導電層１１
６が重なる領域に形成されている。高濃度不純物領域１１０は、半導体層１０５において
該半導体層１０５並びにゲート電極１１９を形成する導電層１１６及び導電層１１８が重
ならない領域に形成されている。
【００４１】
なお、図１では半導体層１０５にＬＤＤ領域として機能する低濃度不純物領域を形成す
る例を示すが、本発明は特に限定されず、ＬＤＤ領域は形成しなくともよい。ＬＤＤ領域
を形成しない場合は、半導体層はソース領域又はドレイン領域として機能する一対の不純
物領域の間に接してチャネル形成領域を有する構成となればよい。このとき、図１に示す
ようにゲート電極を積層構造とし、且つ下層の導電層の幅を大きくする場合は、上層の幅
が小さい導電層と略重なるようにチャネル形成領域を形成し、上層の導電層と略重ならな
い領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。ゲー
ト電極を単層構造、又は各層の幅が略一致する導電層の積層構造とする場合は、ゲート電
極と略重なるようにチャネル形成領域を形成し、ゲート電極と略重ならない領域にソース
領域又はドレイン領域として機能する不純物領域を形成すればよい。
【００４２】
また、ＬＤＤ領域を、ゲート電極を形成する導電層と重ならない領域の半導体層に形成
してもよいし、ゲート電極を形成する導電層と一部が重なり一部が重ならない領域の半導
体層に形成してもよい。また、ゲート電極の側面に接してサイドウォール絶縁層を形成し
、当該サイドウォール絶縁層と重なる領域の半導体層にＬＤＤ領域を形成してもよい。な
お、図１ではＬＤＤ領域として機能する低濃度不純物領域１０８を、チャネル形成領域と
略同じ膜厚の領域に形成する例を示すが、チャネル形成領域よりも膜厚が大きい領域に形
成してもよいし、チャネル形成領域よりも膜厚が大きい領域及び略同じ領域の両方に掛か
るように形成してもよい。
【００４３】
島状に設けられた半導体層１０５の側面と接して絶縁層１１２（以下、側面絶縁層１１
２ともいう）が形成されている。また、半導体層１０５の一表面上及び側面絶縁層１１２
に接して絶縁層１１４が形成されている。絶縁層１１４は、薄膜トランジスタ１００のゲ
ート絶縁層として機能する。
【００４４】
ゲート絶縁層として機能する絶縁層１１４の膜厚は１ｎｍ乃至５０ｎｍ、好ましくは１
ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍとする。ゲート絶縁層を薄膜化す
ると、トランジスタを低電圧で高速に動作させることが可能になるため好ましい。
【００４５】
絶縁層１１４は、半導体層１０５及び半導体層１０５の側面と接する側面絶縁層１１２
を覆うように形成されている。よって、半導体層１０５の端部は側面絶縁層１１２及び絶
縁層１１４で被覆性良く覆うことができる。したがって、半導体層端部におけるゲート絶
縁層の被覆不良に起因する不良、特にゲート電極と半導体層端部が重畳する領域（ゲート
電極が半導体層端部を乗り越える領域）における絶縁層の被覆不良に起因する不良を防止
することができる。例えば、半導体層とゲート電極層の短絡、リーク電流の発生、静電破
壊等を防止することができる。その結果、完成する半導体装置の信頼性を向上させること
が可能となる。
【００４６】
ここでは、側面絶縁層１１２は、半導体層１０５の側面と接しない面を湾曲状に形成し
ている。
【００４７】
また、ここでは、側面絶縁層１１２を、島状に形成された半導体層１０５の周囲を囲う
ように半導体層１０５の側面と接して形成している。なお、半導体層を島状に形成した場
合は、特にゲート電極と半導体層端部が重畳する領域（ゲート電極が半導体層端部を乗り
越える領域）で不良が生じやすい。この要因としては、半導体層端部及びゲート電極が、
両者が重畳する領域において、半導体層端部のゲート絶縁層が局所的に薄くなりやすいこ
と、半導体層やゲート電極（導電層）の加工工程の影響を受けやすいこと等が挙げられる
。例えば、図１２（Ｂ）の破線９００７に示すように、半導体層９００６の端部において
ゲート絶縁層９００４が局所的に薄くなる場合がある。また、図１２（Ｃ）の破線９００
９に示すように、半導体層９００６を島状に形成する際のエッチング工程やフッ酸（ＨＦ
）等を用いた洗浄工程の影響で、半導体層９００６の下層に設けられた絶縁層９００２が
除去されてしまい、ゲート絶縁層９００４の被覆性が悪くなる場合がある。この場合、破
線９０２０の領域では、さらにゲート電極を形成する際のエッチングの影響も受けやすい
。このような加工工程の影響は、素子の微細化に伴いゲート絶縁層の薄膜化が進むにつれ
顕著になりやすい。したがって、少なくともゲート電極を形成する導電層と半導体層端部
が重畳する領域（ゲート電極が半導体層端部を乗り越える領域）において、半導体層の側
面と接して絶縁層が形成されていることが好ましい。本発明は、半導体層の側面と接する
側面絶縁層を形成することを特徴の１つとしている。
【００４８】
なお、半導体層１０５の一表面上に形成された絶縁層１１４の膜厚と比較して、半導体
層１０５の側面と接して形成された側面絶縁層１１２及び絶縁層１１４を合わせた膜厚が
厚いことが好ましい。また、半導体層１０５の一表面上に形成された絶縁層１１４と比較
して、半導体層１０５の側面と接する側面絶縁層１１２の誘電率が小さいことが好ましい
。半導体層と接して形成する絶縁層の膜厚、誘電率等を制御することで、半導体層１０５
端部に掛かる電界を効果的に緩和することができ、リーク電流の発生等を防止することが
できる。よって、歩留まりよく半導体装置を製造することが可能になり、完成する半導体
装置の信頼性を向上させることができる。
【００４９】
また、図１ではソース領域又はドレイン領域として機能する高濃度不純物領域１１０は
、導電層１２２に直接接して電気的に接続される領域以外で、低濃度不純物領域１０８と
接する側はチャネル形成領域１０６と略同じ膜厚とする例を示すが、本発明は特に限定さ
れない。例えば、図５（Ａ）に示すように、半導体層１５５に形成された高濃度不純物領
域１６０において、導電層１２２に直接接して電気的に接続される領域以外で、側面絶縁
層１６２が形成される側をチャネル形成領域１０６と略同じ膜厚としてもよい。また、高
濃度不純物領域全体を、チャネル形成領域よりも膜厚を大きくした領域に形成してもよい
。
【００５０】
次に、図１で示した半導体装置の作製方法の一例に関して、図面を用いて以下に説明す
る。
【００５１】
基板１０２上に絶縁層１０４を介して半導体層１０１を形成する（図２（Ａ）参照）。
【００５２】
基板１０２は、ガラス基板、石英基板、サファイア基板、セラミック基板、又は表面に
絶縁層が形成された金属基板或いはシリコン基板等の半導体基板などを用いることができ
る。
【００５３】
絶縁層１０４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン（Ｓ
ｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シ
リコン（ＳｉＮｘＯｙ）等を用いて形成する。絶縁層１０４は、下地絶縁層として機能す
る。具体的には、基板１０２から半導体層へアルカリ金属等が拡散し、半導体層が汚染す
ることを防ぐブロッキング層として機能する。また、基板１０２の表面に凹凸がある場合
、平坦化する層としても機能することができる。なお、絶縁層１０４は、基板１０２から
の不純物拡散や基板１０２表面の凹凸が問題とならなければ、形成しなくともよい。また
、ここでは下地絶縁層を単層構造としているが、積層構造としてもよい。例えば、下地絶
縁層を２層の積層構造とする場合、１層目に窒化酸化シリコン層、２層目に酸化窒化シリ
コン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化
シリコン層を形成してもよい。
【００５４】
半導体層１０１は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好
ましい。また、半導体層１０１は膜厚３０ｎｍ乃至２００ｎｍ（但し３０ｎｍは除く）の
範囲、好ましくは５０ｎｍ乃至１００ｎｍの範囲で形成する。
【００５５】
例えば、半導体層１０１は、ＣＶＤ法やスパッタリング法によって基板１０２全面に半
導体層（例えば非晶質半導体層）を形成し、当該半導体層を結晶化することが好ましい。
半導体層１０１を形成する半導体材料としてはシリコンを主成分とする材料を用いるのが
好ましく、具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができ
る。また、ゲルマニウムを用いて形成してもよい。半導体層の結晶化法としては、レーザ
結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結
晶化を助長する金属元素を用いる結晶化法又はこれらの方法を組み合わせた方法等により
行うことができる。
【００５６】
レーザ結晶化を適用する場合は、連続発振型のレーザ（以下、ＣＷレーザともいう）や
パルス発振型のレーザ（以下、パルスレーザともいう）から得られるレーザビームを用い
ることができる。ここで用いることができるレーザの例としては、Ａｒレーザ、Ｋｒレー
ザ、エキシマレーザ、銅蒸気レーザ若しくは金蒸気レーザなどの気体レーザ、単結晶のＹ
ＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４）、若し
くは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、
ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複
数種添加されているものを媒質とするレーザ、ガラスレーザ、アレキサンドライトレーザ
、ルビーレーザ若しくはＴｉ：サファイアレーザなどの固体レーザ等が挙げられる。固体
レーザの場合は、発振されるレーザビームの基本波から第４高調波までを適宜選択して照
射することができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調
波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。Ｎｄ：ＹＶＯ_４レ
ーザをＣＷレーザとして用いる場合は、レーザのパワー密度は０．０１ＭＷ／ｃｍ^２〜１
００ＭＷ／ｃｍ^２程度（好ましくは０．１ＭＷ／ｃｍ^２〜１０ＭＷ／ｃｍ^２）必要である
。そして、走査速度を１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度として照射する。な
お、ここでは第２高調波（５３２ｎｍ）を用いることが好ましい。これは、第２高調波は
エネルギー効率の点で、さらに高次の高調波より優れているためである。
【００５７】
ＣＷレーザを用いてレーザ結晶化を行う場合は、連続的に半導体層にエネルギーを与え
ることができるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることがで
きる。さらに、ＣＷレーザを走査することによって半導体層の固液界面を移動させ、この
移動の方向に沿って一方向に長い結晶粒を形成することができるため好ましい。このとき
、固体レーザを用いると、気体レーザ等と比較して、出力の安定性が高く、安定した処理
が見込まれるため好ましい。なお、ＣＷレーザに限らず、繰り返し周波数が１０ＭＨｚ以
上のパルスレーザを用いると、同様の効果を期待できる。繰り返し周波数が高いパルスレ
ーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザのパルス発振
の間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動によ
り一方向に長い結晶粒で構成される半導体層を形成することができる。また、レーザビー
ムをＴＥＭ_００（シングル横モード）で発振して射出すると、被照射面において得られる
線状のビームスポットのエネルギー均一性を上げることができるので好ましい。
【００５８】
本実施の形態では、非晶質シリコン層を形成した後に該非晶質シリコン層をレーザ結晶
化法を用いて結晶化して、半導体層１０１として膜厚１００ｎｍの結晶性シリコン層を形
成する。
【００５９】
なお、ここでは種々の結晶化法を用いて半導体層１０１を形成する例を示したが、この
ような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を用いても
よい。この場合、絶縁表面に設けられた単結晶半導体層が半導体層１０１となる。
【００６０】
次に、半導体層１０１を選択的にエッチングして、島状の半導体層１０３を形成する（
図２（Ｂ）、図４（Ａ）、図６（Ａ）参照）。
【００６１】
半導体層１０３は、半導体層１０１を選択的にレジストマスクで覆い、当該レジストマ
スクに覆われていない半導体層１０１をエッチングすることによって、島状に形成される
。島状の半導体層１０３を形成した後、レジストマスクは除去する。
【００６２】
半導体層１０１をエッチングして、島状の半導体層１０３を形成する方法は、ドライエ
ッチングやウェットエッチングを用いることができる。ドライエッチングを行う場合、エ
ッチングガスは下地絶縁層とのエッチング選択比が十分取れるものを用いる。つまり、こ
こでは絶縁層１０４に対するエッチングレートが低く、半導体層１０１に対するエッチン
グレートが高いものを用いればよい。エッチングガスとしては、例えばＣｌ_２、ＢＣｌ_３
、若しくはＳｉＣｌ_４等の塩素系ガス、ＣＦ_４、ＮＦ_３、若しくはＳＦ_６等のフッ素系ガ
ス、又はＨＢｒガスを用いることができる。さらにＨｅ、Ａｒ、Ｘｅなどの不活性ガスを
適宜加えてもよい。また、フッ素系ガスに適宜Ｏ_２ガスを加えてもよい。
【００６３】
なお、半導体層１０３は、端部が垂直に近いテーパ形状となるように形成してもよいし
、緩やかなテーパ形状となるように形成してもよい。例えば、テーパ角が４５°以上９５
°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が
４５°未満の緩やかな形状としてもよい。半導体層１０３の端部の形状は、エッチング条
件等を変化させることにより、適宜選択することができる。
【００６４】
次に、半導体層１０３が埋め込まれるように絶縁層を形成し、当該絶縁層を垂直方向を
主体とした異方性エッチングにより選択的にエッチングして、半導体層１０３の端部の側
面と接する側面絶縁層１１２を形成する（図２（Ｃ）、図４（Ｂ）、図６（Ａ）参照）。
【００６５】
側面絶縁層１１２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリ
カ等の材料を用いて絶縁層を形成した後、当該絶縁層を選択的にエッチングして形成する
。このとき、半導体層が埋め込まれるように形成する絶縁層は、少なくとも島状の半導体
層１０３を十分に被覆できる膜厚で形成する。具体的には、半導体層１０３の１．５倍乃
至３倍の膜厚で形成するのが好ましい。
【００６６】
また、側面絶縁層１１２を形成するためのエッチングは、垂直方向を主体とした異方性
エッチングを行うことが好ましい。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のドライエッチングを利用することができる。な
お、反応性イオンエッチングは、プラズマ発生法により、平行平板方式、マグネトロン方
式、２周波方式、ＥＣＲ方式、ヘリコン方式、ＩＣＰ方式などに分類される。このとき用
いるエッチングガスは、側面絶縁層１１２を形成する絶縁層と半導体層１０３とのエッチ
ング選択比が十分取れるものを用いる。エッチングガスとしては、例えば、ＣＨＦ_３、Ｃ
Ｆ_４、Ｃ_４Ｆ_８、Ｃ_２Ｆ_６等のフッ素系のガスを用いることができる。さらに、フッ素系
ガスにヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）などの不活性ガス、又は
Ｏ_２ガス、Ｈ_２ガスを適宜加えてもよい。
【００６７】
側面絶縁層１１２の形状は、薄膜を形成する材料、エッチング条件等を適宜選択するこ
とにより変更することができる。本実施の形態では、側面絶縁層１１２は、半導体層１０
３の側面と接しない面を湾曲状に形成している。具体的には、任意の曲率を有し、接する
半導体層１０３の側面に対して凸形状に湾曲するように形成している。側面絶縁層１１２
の形状は特に限定されないが、丸みを帯びた形状とするのが好ましい。また、下方（絶縁
層１０４と接する方）の膜厚が大きくなるような形状とするのが好ましい。側面絶縁層１
１２の半導体層１０３と接しない面を緩やかな形状とすると、上層に積層される層（ここ
では絶縁層１１４）の被覆性を良好にすることができる。なお、エッチング条件は、エッ
チングガスの種類、各ガスの流量比の他、基板を載置した電極に印加される電力量、基板
が載置した電極の電極温度、チャンバー内圧力等を示す。
【００６８】
次に、半導体層１０３を選択的にエッチングして、異なる膜厚の領域を有する半導体層
１０５を形成する（図２（Ｄ）、図４（Ｃ）、図６（Ｃ）参照）。
【００６９】
半導体層１０５は、半導体層１０３を選択的にエッチングする。具体的には、半導体層
１０３を選択的にレジストマスク１３２で覆い、当該レジストマスク１３２に覆われてい
ない領域を、所望の膜厚の半導体層が残存するようにエッチングして、異なる膜厚の領域
を有する半導体層１０５を形成する。レジストマスク１３２に覆われた領域は、レジスト
マスク１３２で覆われなかった領域と比較して膜厚が大きい領域となる。半導体層１０３
のエッチングは、半導体層１０３においてレジストマスク１３２が形成された側から絶縁
層１０４と接する面側へ、垂直方向を主体とした方向で行われるのが好ましい。エッチン
グ条件は、レジストマスク１３２に覆われていない領域で所望の膜厚の半導体層が残存す
るように適宜制御すればよい。エッチング後、形成された半導体層１０５は凹凸を有する
。半導体層１０５において、凸部は後にソース領域又はドレイン領域として機能する不純
物領域が形成され、且つソース電極又はドレイン電極として機能する導電層と接する領域
となる。所望の形状の半導体層１０５を形成した後、レジストマスク１３２は除去する。
【００７０】
半導体層１０３を選択的にエッチングする方法は、ドライエッチングやウェットエッチ
ングを用いることができる。例えば、ドライエッチングを行う場合、エッチングガスとし
ては、Ｃｌ_２、ＢＣｌ_３、若しくはＳｉＣｌ_４等の塩素系ガス、ＣＦ_４、ＮＦ_３、若しく
はＳＦ_６等のフッ素系ガス、又はＨＢｒガスを用いることができる。さらにＨｅ、Ａｒ、
Ｘｅなどの不活性ガスを適宜加えてもよい。また、フッ素系ガスに適宜Ｏ_２ガスを加えて
もよい。また、レジストマスク１３２で覆われていない半導体層１０３を部分的に変質さ
せて、該変質した領域を選択的にエッチングすることもできる。半導体層の変質とは、例
えば半導体層の酸化処理、窒化処理等を示し、エッチングしたい領域を所望の処理をして
変質させればよい。
【００７１】
半導体層１０５の膜厚は、非晶質半導体層の結晶化可能な膜厚範囲とし、具体的には３
０ｎｍ乃至２００ｎｍ（但し３０ｎｍは除く）程度とする。好ましくはチャネル形成領域
１０６を膜厚３０ｎｍ乃至１５０ｎｍ（但し３０ｎｍは除く）程度、より好ましくは５０
ｎｍ乃至７０ｎｍ程度とし、導電層１２２を接続させる領域をチャネル形成領域１０６よ
りも厚くする。例えば、導電層１２２を接続させる領域を、膜厚４０ｎｍ乃至２００ｎｍ
程度、より好ましくは８０ｎｍ乃至１００ｎｍ程度とする。本実施の形態では、レジスト
マスク１３２で覆われた領域（凸部）を膜厚１００ｎｍとし、レジストマスク１３２で覆
われなかった領域（凹部）を膜厚５０ｎｍとする。
【００７２】
なお、半導体層１０３を選択的にエッチングする際、レジストマスク１３２に覆われて
いない領域の側面絶縁層１１２もほぼ同じ高さになるようにエッチングするのが好ましい
。これは、半導体層１０３及び側面絶縁層１１２のエッチングレートが略同じになるよう
なエッチング条件、つまりエッチングの選択比を１に近い条件とすればよい。これは、例
えば、フッ素系のエッチングガスにＯ_２ガスを適宜加えていくことで可能である。また、
フッ素系のガスにＯ_２ガスを加えたエッチングガスに換えてＨＢｒガス、又はＨＢｒとＣ
ｌ_２との混合ガスを用いてもよい。このとき、エッチングガスにＨｅやＡｒなどの不活性
ガスを加えてもよい。
【００７３】
次に、半導体層１０５及び側面絶縁層１１２上に絶縁層１１４を形成する（図２（Ｅ）
参照）。
【００７４】
絶縁層１１４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン、窒
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて
、単層構造又は積層構造で形成する。絶縁層１１４の膜厚は１ｎｍ乃至５０ｎｍ、好まし
くは１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。本実施
の形態では、絶縁層１１４として酸化窒化シリコン層を膜厚１０ｎｍで形成する。
【００７５】
また、絶縁層１１４は、プラズマ処理による固相酸化若しくは固相窒化で形成すること
もできる。例えば、半導体層１０５及び側面絶縁層１１２を、プラズマ処理により酸化又
は窒化して、絶縁層１１４を形成することができる。半導体層１０５を、プラズマ処理に
より酸化又は窒化することで、緻密で絶縁耐圧が高く信頼性に優れる絶縁層１１４を形成
することができる。
【００７６】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的に
は２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１
０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用し
て行うことが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温
度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
【００７７】
プラズマ処理により、半導体層１０５及び側面絶縁層１１２の表面を酸化する場合には
、酸素を含む雰囲気下（例えば、酸素（Ｏ_２）、オゾン（Ｏ_３）、亜酸化窒素（Ｎ_２Ｏ）
、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ_２）、及び希ガス（ヘリウム（Ｈｅ）、
ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくと
も１つを含む）を含む雰囲気下、又は酸素（Ｏ_２）、オゾン（Ｏ_３）、亜酸化窒素（Ｎ_２
Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ_２）と、水素（Ｈ_２）と、希ガスと
、を含む雰囲気下）で行う。また、プラズマ処理により半導体層１０５及び側面絶縁層１
１２の表面を窒化をする場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス
（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素
と希ガスを含む雰囲気下、又はＮＨ_３と希ガスを含む雰囲気下）でプラズマ処理を行う。
希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガス
を用いてもよい。
【００７８】
ここで、プラズマ処理を行うためのプラズマ処理装置１０８０の構成例を図１４に示す
。当該プラズマ処理装置１０８０は、支持台１０８８と、ガスを供給するためのガス供給
部１０８４、ガスを排気するために真空ポンプに接続する排気口１０８６、アンテナ１０
９８、誘電体板１０８２、プラズマ発生用の高周波を入力する高周波供給部１０９２を有
している。被処理体１０１０は、支持台１０８８によって保持される。また、支持台１０
８８に温度制御部１０９０を設けることによって、被処理体１０１０の温度を制御するこ
とも可能である。被処理体１０１０は、プラズマ処理をする基体であり、本実施の形態で
は基板１０２上に絶縁層１０４、島状の半導体層１０５及びその側面と接する側面絶縁層
１１２を順に積層形成したものに相当する。
【００７９】
以下、図１４に示すプラズマ処理装置１０８０を用いて半導体層表面に絶縁層を形成す
る具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する
酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。こ
れらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良
い。
【００８０】
まず、図１４に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス
供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室
温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被
処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以
上２００ｍｍ以下（好ましくは２０ｎｍ以上６０ｍｍ以下）程度である。
【００８１】
次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高
周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテ
ナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１
０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合
もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プ
ラズマ１０９４は、供給されたガスによって生成される。
【００８２】
マイクロ波等の高周波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅ
Ｖ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラ
ズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、
且つ電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ以下のプラズマ生成すること
が好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電
子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ
処理を行うことを高密度プラズマ処理ともいう。
【００８３】
プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又
は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成さ
れた半導体層の表面が酸化又は窒化されて絶縁層が形成される。このとき、供給するガス
にアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジ
カルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成され
た絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカ
ルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うこと
ができる。
【００８４】
図１４に示す装置を用いた高密度プラズマ処理により形成される好適な絶縁層１１４の
一例は、酸素を含む雰囲気下のプラズマ処理により半導体層１０５の一表面上に３ｎｍ乃
至６ｎｍの厚さで酸化シリコン層を形成し、その後窒素を含む雰囲気下でその酸化シリコ
ン層の表面を窒化プラズマで処理した窒素プラズマ処理層（窒化シリコン層）を形成する
。具体的には、まず、酸素を含む雰囲気下でのプラズマ処理により半導体層１０５の一表
面上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成する。その後、続けて窒素を含む
雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度
の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概
略０．５ｎｍ乃至１．５ｎｍの範囲の深さをいう。例えば、窒素を含む雰囲気下でプラズ
マ処理を行うことによって、酸化シリコン層の表面から垂直方向に概略１ｎｍの深さに窒
素を２０原子％乃至５０原子％の割合で含有した構造となる。また、高密度プラズマ処理
により絶縁層１１４の表面も酸化又は窒化することができる。
【００８５】
例えば、半導体層１０５としてシリコン層を形成し、該シリコン層の表面をプラズマ処
理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当
該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成
すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成するこ
とができる。
【００８６】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理
を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５
０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体
素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁膜として機能する絶縁層と
して信頼性の高い絶縁層を形成することができる。
【００８７】
また、絶縁層１１４を、高誘電率材料を用いて形成してもよい。絶縁層１１４に高誘電
率材料を用いることにより、リーク電流を低減することができる。高誘電率材料としては
、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いるこ
とができる。また、高誘電率材料を用いて絶縁層を形成した後、プラズマ処理による固相
酸化により酸化シリコン層を積層形成しても良い。
【００８８】
以上で形成される絶縁層１１４は、ゲート絶縁層として機能する。また、本発明は、半
導体層の側面と接して側面絶縁層１１２を形成することで、半導体層の端部においてゲー
ト絶縁層の被覆性を良好にすることができる。また、半導体層を島状に加工する際のエッ
チングや様々な工程に付随するフッ酸（ＨＦ）等を用いた洗浄工程の影響により、半導体
層の端部下及びその付近の絶縁層（下地絶縁層）が除去される場合でも、半導体層を十分
に被覆することができる。よって、半導体層の端部におけるゲート絶縁層の被覆不良に起
因した半導体層とゲート電極の短絡、リーク電流の発生、静電破壊等を防止することがで
きる。
【００８９】
次に、絶縁層１１４を介して半導体層１０５上にゲート電極１１９として機能する導電
層１１６、導電層１１８を形成する（図３（Ａ）、図４（Ｄ）、図６（Ｄ）参照）。ゲー
ト電極１１９は、半導体層１０５において選択的にエッチングされた領域上に形成する。
なお、半導体層１０５の選択的にエッチングされた領域には、後にチャネル形成領域１０
６を形成する。ゲート電極１１９は、チャネル形成領域１０６上に、半導体層１０５を横
断するように形成される。
【００９０】
ゲート電極１１９を形成する導電層は、ＣＶＤ法やスパッタリング法により、導電材料
を用いて基板全面に導電層を形成した後、当該導電層を選択的にエッチングして所望の形
状に加工する。導電材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔ
ｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又は
ニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用
いることができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シ
リコンに代表される半導体材料を用いることもできる。ゲート電極１１９は、これらの導
電材料を用いて、単層構造又は積層構造で形成する。ゲート電極１１９を形成する導電層
は、膜厚５０ｎｍ乃至１０００ｎｍ、好ましくは１００ｎｍ乃至８００ｎｍ、より好まし
くは２００ｎｍ乃至５００ｎｍの範囲で形成する。
【００９１】
本実施の形態では、ゲート電極１１９を形成する導電層１１６、１１８として、窒化タ
ンタル層、タングステン層の積層構造を形成する。また、上層の導電層１１８（タングス
テン層）と比較して下層の導電層１１６（窒化タンタル層）の幅が大きくなるように形成
する。なお、各層の導電層の幅は概略一致するようにしてもよいし、導電層の側面をテー
パ形状にしてもよい。また、ゲート電極の側面に接してサイドウォール絶縁層を形成して
もよい。
【００９２】
ゲート電極１１９は、半導体層１０５の選択的にエッチングされた領域に形成する。そ
のため、選択的にエッチングする領域は広い方がゲート電極を形成しやすい。
【００９３】
次に、半導体層１０５に対して一導電型を付与する不純物元素を第１の濃度で選択的に
添加し、一対の低濃度不純物領域１０７と、チャネル形成領域１０６を形成する（図３（
Ｂ）、図７（Ａ）参照）。ここでは導電層１１８をマスクとして不純物元素を添加し、自
己整合的に一対の低濃度不純物領域１０７と、当該一対の低濃度不純物領域１０７の間に
位置するチャネル形成領域１０６を形成する。ここで形成される低濃度不純物領域１０７
の一部は、後にＬＤＤ領域を形成する。一導電型を付与する不純物元素としては、ボロン
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）
、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態では、不純
物元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０^１８ｃｍ^−３程度
となるように添加する。
【００９４】
次に、半導体層１０５に対して一導電型を付与する不純物元素を第２の濃度で選択的に
添加し、一対の高濃度不純物領域１１０と、一対の低濃度不純物領域１０８を形成する（
図３（Ｃ）、図７（Ｂ）参照）。ここでは、導電層１１６及び導電層１１８をマスクとし
て不純物元素を添加し、自己整合的に一対の高濃度不純物領域１１０と、一対の低濃度不
純物１０８を形成する。ここで形成される高濃度不純物領域１１０はソース領域又はドレ
イン領域として機能し、低濃度不純物領域１０８はＬＤＤ領域として機能する。一導電型
を付与する不純物元素は、前述の低濃度不純物領域１０７を形成する際に添加する元素と
同じ導電型の不純物元素を用いることができる。なお、第１の濃度と比較して、第２の濃
度を高くして不純物元素を添加する。よって、高濃度不純物領域１１０には、低濃度不純
物領域１０８と比較して高い濃度の不純物元素が添加される。本実施の形態では、不純物
元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０^２１ｃｍ^−３程度と
なるように添加する。
【００９５】
以上で、半導体層１０５にチャネル形成領域１０６、一対の低濃度不純物領域１０８、
一対の高濃度不純物領域１１０が形成される。一対の高濃度不純物領域１１０の間にチャ
ネル形成領域１０６が位置し、高濃度不純物領域１１０とチャネル形成領域１０６の間に
、それぞれ接して低濃度不純物領域１０８が形成されている。チャネル形成領域１０６は
、半導体層１０５において導電層１１８と重なる領域に形成される。低濃度不純物１０８
は、半導体層１０５において導電層１１６と重なる領域で、且つ導電層１１８と重ならな
い領域に形成される。高濃度不純物領域１１０は、半導体層１０５において導電層１１６
及び導電層１１８と重ならない領域に形成される（図３（Ｃ）、図７（Ｂ）参照）。
【００９６】
また、チャネル形成領域１０６に、トランジスタの閾値電圧を制御するための一導電型
を付与する不純物元素を添加してもよい。チャネル形成領域１０６に所定の濃度の不純物
元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧
とすることが可能である。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アル
ミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ
）等のｎ型を付与する元素を用いることができる。本実施の形態の場合は、ｐ型を付与す
る元素を用いることができ、例えばボロンを約１×１０^１６ｃｍ^−３以上１×１０^１８ｃ
ｍ^−３以下の濃度で添加することができる。なお、チャネル形成領域１０６に対する不純
物元素の添加は、ゲート電極１１９を形成する前に行えばよい。
【００９７】
また、半導体層１０５に一導電型を付与する不純物元素を添加した後、熱処理を行って
添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又は
ＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃
乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行うとよい。また、熱処理
は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより
、活性化を行うことができる。
【００９８】
また、側面絶縁層１１２を形成する際、エッチング条件やそれぞれの薄膜を形成する材
料、膜厚等により、半導体層の一部が非晶質化する場合がある。この場合、熱処理を行う
ことにより、活性化とともに半導体層の再結晶化を行うことも可能である。
【００９９】
次に、基板１０２上に設けられた絶縁層や導電層等を覆うように絶縁層１２０を形成す
る。次に、絶縁層１２０を介して半導体層１０５に形成された高濃度不純物領域１１０と
電気的に接続される導電層１２２を形成する（図３（Ｄ）、図４（Ｅ）、図６（Ｃ）参照
）。導電層１２２は、ソース電極又はドレイン電極として機能する。また、導電層１２２
は、半導体層１０５においてチャネル形成領域１０６と比較して膜厚が大きい領域と接し
て電気的に接続されるように形成する。
【０１００】
絶縁層１２０は、ＣＶＤ法、スパッタリング法、ＡＬＤ法、塗布法、又はそれらの組み
合わせ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン
等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、
エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アク
リル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお
、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリ
コン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも
水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、
フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と
、フルオロ基とを用いてもよい。また、絶縁層１２０は、ＣＶＤ法やスパッタリング法、
ＡＬＤ法等を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で
高密度プラズマ処理を行ってもよい。なお、ここでは、ゲート電極１１９等の上層に単層
構造の絶縁層１２０を形成しているが、２層以上の積層構造としてもよい。絶縁層を積層
構造にする場合、下層の絶縁層（ゲート電極等と接する側）は無機絶縁材料を用いて形成
するのが好ましい。
【０１０１】
絶縁層１２０に、チャネル形成領域１０６と比較して膜厚が大きい領域に形成された高
濃度不純物領域１１０に達する開口を形成する。開口は、適宜ドライエッチングやウェッ
トエッチングを利用して形成する。そして、開口を介して高濃度不純物領域と電気的に接
続されるように、ソース電極又はドレイン電極を形成する導電層１２２を形成する。
【０１０２】
ソース電極又はドレイン電極を形成する導電層１２２は、ＣＶＤ法やスパッタリング法
により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ
）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、
銀（Ａｇ）、マンガン（Ｍｎ）又はネオジウム（Ｎｄ）から選ばれる金属元素、又は当該
金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する
。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを
含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両
方とを含む合金材料があげられる。導電層１２２は、例えば、バリア層とアルミニウムシ
リコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ
−Ｓｉ）層と窒化チタン（ＴｉＮ）層とバリア層の積層構造を採用することができる。な
お、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物から
なる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価である
ため、導電層１２２を形成する材料として最適である。また、上層と下層のバリア層を設
けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる
ため好ましい。
【０１０３】
本実施の形態では、導電層１２２として、チタン層、窒化チタン層、アルミニウム層、
のチタン層の積層構造を形成する。
【０１０４】
本発明において、ソース電極又はドレイン電極として機能する導電層は、島状の半導体
層においてチャネル形成領域よりも膜厚が大きい領域に接して形成される。このような構
成とすることで、チャネル形成領域を５０ｎｍ程度の薄膜とする場合でも、導電層及び半
導体層を接続させるための開口を形成する際に、該開口近傍の半導体層が除去されてしま
うことを防止することができる。
【０１０５】
以上により、本発明を適用した薄膜トランジスタ１００を形成することができる。なお
、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるも
のではない。
【０１０６】
例えば、上述した図５（Ａ）で示す構造とすることができる。図５（Ａ）に示す薄膜ト
ランジスタ１５０は、半導体層１５５に形成された高濃度不純物領域１６０において、導
電層１２２に直接接して電気的に接続される領域及びその近傍が、チャネル形成領域１０
６よりも厚くなっている。ここで、半導体層１５５において側面絶縁層１６２が形成され
る側はチャネル形成領域１０６とほぼ同じ膜厚としている。以下に、半導体層１５５の作
製方法の一例を説明する。
【０１０７】
基板１０２上に絶縁層１０４を介して形成された島状の半導体層１０３の側面と接して
側面絶縁層１６２を形成する（図５（Ｂ）参照）。
【０１０８】
側面絶縁層１６２は、半導体層１０３と比較して、底面（絶縁層１０４と接する面）か
らの垂直方向の高さが低くなるように、エッチング条件を制御する。好ましくは、後に半
導体層１０３を選択的にエッチングした際に、エッチングされた領域の半導体層の底面か
らの垂直方向の高さと同程度になるようにする。例えば、半導体層１０３を選択的にエッ
チングして、当該エッチングした領域を膜厚５０ｎｍとする場合、側面絶縁層１６２の高
さもおよそ５０ｎｍとする。側面絶縁層１６２の材料や形成方法等は、上述の側面絶縁層
１１２と同様にすればよい。
【０１０９】
次に、半導体層１０３を選択的にエッチングして異なる膜厚の領域を有する半導体層１
５５を形成する（図５（Ｃ）参照）。
【０１１０】
半導体層１５５は、半導体層１０３を選択的にエッチングする。ここで、図５に示す半
導体層１５５と、上述の図１に示す半導体層１０５との違いは、ＯＰ断面図における側面
絶縁層と接する領域の半導体層の膜厚である。図１では、ＯＰ断面図における半導体層１
０５の端部はエッチングされていないのに対し、図５（Ａ）では、ＯＰ断面図における半
導体層の端部もエッチングされて側面絶縁層の高さがチャネル形成領域１０６と略一致す
る。
【０１１１】
半導体層１５５は、半導体層１０３を選択的にレジストマスク１６４で覆い、当該レジ
ストマスク１６４に覆われていない半導体層１０３を選択的にエッチングする。レジスト
マスク１６４に覆われていない領域は、所望の膜厚の半導体層が残存するようにエッチン
グ条件を制御する。レジストマスク１６４に覆われた領域は、エッチングされた領域と比
較して膜厚が大きい領域となる。選択的にエッチングする方法は、上述の半導体層１０５
を形成する方法と同様である。エッチング後、形成された半導体層１５５は凹凸を有する
。凸部は、レジストマスク１６４に覆われエッチングされなかった領域であり、後に導電
層１２２と接する領域となる。所望の形状の半導体層１５５を形成した後、レジストマス
ク１６４は除去する。なお、半導体層１５５の膜厚は３０ｎｍ乃至２００ｎｍ（但し３０
ｎｍは除く）、好ましくは５０ｎｍ乃至１００ｎｍの範囲とする。エッチングされた領域
の膜厚は３０ｎｍ乃至１５０ｎｍ（但し３０ｎｍは除く）、好ましくは５０ｎｍ乃至７０
ｎｍ程度とする。
【０１１２】
この後、半導体層１５５及び側面絶縁層１６２上に絶縁層１１４を形成する以降の工程
は、図１乃至図４等で説明したものと同様である。
【０１１３】
なお、図５（Ａ）に示す薄膜トランジスタ１５０は、上記作製方法に限定されない。図
２（Ｃ）に示すように島状の半導体層１０３及びその側面と接する側面絶縁層１１２を形
成した後、半導体層１０３及び側面絶縁層１１２のエッチングレートが略同じになるよう
なエッチング条件で半導体層１０３及び側面絶縁層１１２を選択的にエッチングすること
で、図５（Ｃ）に示す半導体層１５５を形成することも可能である。例えば、フッ素系の
ガスに適宜Ｏ_２ガスを加えたエッチングガスを用いることで、半導体層及び側面絶縁層を
選択比１に近い条件でエッチングすることができる。
【０１１４】
本発明を適用して作製した半導体装置は、導電層及び半導体層の接続に起因する不良を
防止することができる。また、半導体層の端部に起因する不良を低減させることができる
。よって、半導体装置を歩留まり良く製造することができる。また、信頼性の高い半導体
装置を作製することができる。
【０１１５】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることがで
きる。
【０１１６】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用
いて説明する。なお、上記実施の形態１と重複する構成は、簡略化及び一部省略して説明
する。
【０１１７】
図８に、本実施の形態に係る半導体装置の主要な構成を説明するための上面図及び断面
図を示す。図８は、特に薄膜トランジスタの構成を示しており、図８（Ａ）は上面図、図
８（Ｂ）は図８（Ａ）における破線ＯＰ間の断面図、図８（Ｃ）は図８（Ａ）における破
線ＱＲ間の断面図を示している。なお、図８（Ａ）は、一部薄膜等を省略している。
【０１１８】
図８に示す半導体装置は、基板２０２上に絶縁層２０４を介して設けられた薄膜トラン
ジスタ２００を有している。薄膜トランジスタ２００は、島状に設けられた島状の半導体
層２０５と、当該半導体層２０５の側面と接して設けられた側面絶縁層２１２と、半導体
層２０５の一表面上に設けられた絶縁層２１４と、当該絶縁層２１４を介して半導体層２
０５上に設けられた導電層２１６及び導電層２１８と、導電層２１６及び導電層２１８の
側面と接して設けられたサイドウォール絶縁層２２６と、半導体層２０５上に絶縁層２２
０を介して設けられたソース電極又はドレイン電極を形成する導電層２２２と、を有して
いる。導電層２２２は、絶縁層２２０を介して半導体層２０５と電気的に接続されている
。
【０１１９】
ゲート電極２１９は、上記実施の形態１のゲート電極１１９と同様に、導電層２１６、
導電層２１８の積層構造で形成されている。また、本実施の形態ではゲート電極２１９の
側面と接してサイドウォール絶縁層２２６を形成している。なお、本実施の形態のゲート
電極は特に限定されない。例えば、単層構造でもよいし、３層以上の積層構造としてもよ
い。また、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層
以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、導電
層の積層構造でゲート電極を形成する場合、各層の幅（キャリアがチャネル形成領域を流
れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が概略一致する
ように形成してもよいし、上層と比較して下層の導電層の幅が大きくなるように形成して
もよい。なお、ゲート電極の構成にかかわらず、該ゲート電極の側面と接するサイドウォ
ール絶縁層は形成するものとする。
【０１２０】
島状に設けられた半導体層２０５は、チャネル形成領域２０６と、ＬＤＤ領域として機
能する一対の低濃度不純物領域２０８と、ソース領域又はドレイン領域として機能する一
対の高濃度不純物領域２１１と、高濃度不純物領域２１１上に接するシリサイド領域２２
４を有する。なお、シリサイド領域２２４は、高濃度不純物領域の一部に形成されている
ともいえる。
【０１２１】
また、半導体層２０５は異なる膜厚の領域を有する。具体的には、半導体層２０５にお
いて、導電層２２２と接続される領域は、チャネル形成領域２０６と比較して厚くなって
いる。このようにすることで、導電層２２２を形成するための開口を形成する際に、該開
口近傍の半導体層まで除去されてしまうことを防止することができる。なお、半導体層２
０５においてソース電極又はドレイン電極として機能する導電層２２２を接続させる領域
は、シリサイド領域２２４及び高濃度不純物領域２１１の一部である。なお、上述したよ
うに、シリサイド領域は高濃度不純物領域の一部ともいえる。よって、高濃度不純物領域
が、チャネル形成領域よりも厚い領域を有している。
【０１２２】
半導体層２０５の膜厚は非晶質半導体層の結晶化可能な範囲とし、具体的には３０ｎｍ
乃至２００ｎｍ（但し３０ｎｍは除く）、好ましくは５０ｎｍ乃至１００ｎｍとする。好
ましくはチャネル形成領域２０６を膜厚３０ｎｍ乃至１５０ｎｍ（但し３０ｎｍは除く）
程度、より好ましくは５０ｎｍ乃至７０ｎｍ程度とし、導電層２２２を接続させる領域を
チャネル形成領域２０６よりも厚くする。例えば、導電層２２２を接続させる領域を、膜
厚４０ｎｍ乃至２００ｎｍ程度、好ましくは８０ｎｍ乃至１００ｎｍ程度とする。また、
半導体層２０５の端部は、実施の形態１の半導体層１０５と同様、テーパ形状とすること
ができる。
【０１２３】
シリサイド領域２２４は、少なくともその一部が、半導体層２０５においてチャネル形
成領域よりも膜厚が大きい領域に形成される。また、シリサイド領域２２４は、半導体層
２０５において高濃度不純物領域２１１上に接する領域で、且つ半導体層２０５、並びに
サイドウォール絶縁層２２６及びゲート電極２１９が重ならない領域に形成されている。
なお、ゲート絶縁層として機能する絶縁層２１４は、半導体層２０５と、サイドウォール
絶縁層２２６及びゲート電極２１９が重なる領域のみに形成されている。また、ソース電
極又はドレイン電極として機能する導電層２２２はシリサイド領域２２４に接し、当該シ
リサイド領域２２４を間に介して高濃度不純物領域２１１と電気的に接続されている。半
導体層２０５において、ソース電極又はドレイン電極として機能する導電層２２２及び高
濃度不純物領域２１１を電気的に接続させる際に、シリサイド領域２２４を間に介する構
造とすることで、コンタクト抵抗（半導体層及び導電層の接触抵抗）を低減することがで
きる。素子を微細化していくにつれコンタクト抵抗増大の問題は顕著になるため、シリサ
イド領域２２４を形成してコンタクト抵抗増加を抑えることは非常に効果的である。この
ようにコンタクト抵抗の低減を図ることで、完成する半導体装置の信号遅延防止や低消費
電力化が可能になる。また、シリサイド領域を形成することで、ソース領域又はドレイン
領域として機能する不純物領域の低抵抗化を図ることができる。よって、オン電流の低下
を抑えることができ、半導体装置の動作特性の劣化を防止することができる。
【０１２４】
チャネル形成領域２０６は一対の高濃度不純物領域２１１の間に位置しており、低濃度
不純物領域２０８はチャネル形成領域２０６と高濃度不純物領域２１１の間にそれぞれ位
置している。つまり、チャネル形成領域２０６は、一対の高濃度不純物領域２１１の間及
び一対の低濃度不純物領域２０８の間に位置しており、且つ一対の低濃度不純物領域２０
８に接している。なお、高濃度不純物領域２１１は、低濃度不純物領域２０８と比較して
、同じ導電型の不純物元素が高い濃度で添加されている。半導体層２０５に低濃度不純物
領域２０８を設けることで、ホットキャリアの発生を抑制することができる。また、チャ
ネル形成領域２０６に、トランジスタの閾値電圧を制御するための一導電型を付与する不
純物元素が添加されていてもよい。
【０１２５】
高濃度不純物領域２１１は、シリサイド領域２２４を間に介してソース電極又はドレイ
ン電極として機能する導電層２２２と電気的に接続されている。このとき、高濃度不純物
領域２１１及びシリサイド領域２２４の積層構造の一部をチャネル形成領域２０６よりも
厚く形成し、該厚く形成された領域のシリサイド領域２２４と接続されるように導電層２
２２を形成する。このようにすることで、絶縁層２２０に導電層２２２を形成するための
開口を形成する際に、形成する開口近傍の半導体層（高濃度不純物領域）まで除去され消
失してしまい、歩留まりが低下するのを防止することができる。なお、高濃度不純物領域
２１１及びシリサイド領域２２４の積層構造全体を、チャネル形成領域２０６より厚く形
成しても構わない。
【０１２６】
なお、図１０（Ａ）に示すように、高濃度不純物領域２６０及びその上層にシリサイド
領域２７４が形成された半導体層２５５において、導電層２２２に接する領域以外で、側
面絶縁層２６２が形成される側をチャネル形成領域２０６と略同じ膜厚としてもよい。
【０１２７】
チャネル形成領域２０６は、半導体層２０５において該半導体層２０５及びゲート電極
２１９を形成する導電層２１８が重なる領域に形成されている。つまり、ゲート電極２１
９は半導体層２０５を横断するように、且つチャネル形成領域２０６上に設けられている
。
【０１２８】
低濃度不純物領域２０８は、半導体層２０５において該半導体層２０５及び導電層２１
６が重なる領域に形成されている。高濃度不純物領域２１０は、少なくともその一部が、
半導体層２０５においてチャネル形成領域２０６よりも厚い領域に形成される。また、高
濃度不純物領域２１０は、半導体層２０５において該半導体層２０５、並びに導電層２１
６及び導電層２１８が重ならない領域に形成されている。
【０１２９】
なお、半導体層２０５にＬＤＤ領域を形成しなくともよい。ＬＤＤ領域を形成しない場
合は、半導体層はソース領域又はドレイン領域として機能する一対の不純物領域の間に接
してチャネル形成領域を有する構成となればよい。このとき、図８に示すようにゲート電
極を積層構造とし、且つ下層の導電層の幅を大きくする場合は、上層の幅が小さい導電層
と略重なるようにチャネル形成領域を形成し、上層の導電層と略重ならない領域にソース
領域又はドレイン領域として機能する不純物領域を形成すればよい。ゲート電極を単層構
造、又は各層の幅が略一致する導電層の積層構造とする場合は、ゲート電極と略重なるよ
うにチャネル形成領域を形成し、ゲート電極と略重ならない領域にソース領域又はドレイ
ン領域として機能する不純物領域を形成すればよい。また、ＬＤＤ領域は、ゲート電極と
重ならない領域に形成してもよいし、ゲート電極を形成する導電層と一部が重なり一部が
重ならない領域の半導体層に形成してもよい。
【０１３０】
島状に設けられた半導体層２０５の側面と接して側面絶縁層２１２が形成されている。
図８（Ａ）、（Ｃ）に示されるように、半導体層２０５においてゲート電極２１９が横断
する領域（ゲート電極２１９が半導体層２０５端部を乗り越える領域）では、半導体層２
０５及びその側面と接して形成された側面絶縁層２１２上にゲート絶縁層として機能する
絶縁層２１４が形成されている。よって、半導体層２０５の端部、特に半導体層２０５端
部とゲート電極２１９が重畳する領域（ゲート電極２１９が半導体層２０５端部を乗り越
える領域）におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電
極の短絡、リーク電流の発生、静電破壊等を防止することができる。その結果、完成する
半導体装置の信頼性を向上させることが可能となる。
【０１３１】
ここでは側面絶縁層２１２は、半導体層２０５の側面と接しない面を湾曲状に形成して
いる。
【０１３２】
また、側面絶縁層２１２は、図８（Ａ）に示されるように半導体層２０５の周囲を囲う
ように形成してもよいし、ゲート電極を形成する導電層と半導体層端部とが重畳する領域
のみに形成してもよい。
【０１３３】
次に、図８で示した半導体装置の作製方法の一例に関して、図面を用いて以下に説明す
る。
【０１３４】
基板２０２上に絶縁層２０４を介して、島状の半導体層を形成した後、該半導体層の側
面と接して側面絶縁層２１２を形成する。次に、島状の半導体層を選択的にエッチングし
て、異なる膜厚の領域を有する半導体層２０５を形成する。次に、半導体層２０５及び側
面絶縁層２１２上に絶縁層２１４を形成した後、絶縁層２１４を介して半導体層２０５上
にゲート電極２１９として機能する導電層２１６、２１８を形成する。次に、導電層２１
８をマスクとした第１の濃度の一導電型を付与する不純物元素を添加した後、導電層２１
６及び導電層２１８をマスクとした第２の濃度の不純物元素の添加を行って、自己整合的
に一対の高濃度不純物領域２１０と、一対の低濃度不純物領域２０８と、チャネル形成領
域２０６を形成する。ここで、第１の濃度の不純物元素及び第２の濃度の不純物元素は、
同じ導電型の不純物元素を添加し、例えばｐ型を付与する不純物元素であるボロン（Ｂ）
、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ｎ型を付与する不純物元素であるリン（Ｐ
）、ヒ素（Ａｓ）等を添加することができる。また、第１の濃度と比較して、第２の濃度
を高くする（図９（Ａ）参照）。ゲート電極２１９を形成した後、半導体層にチャネル形
成領域２０６、低濃度不純物領域２０８、高濃度不純物領域２１０を形成するまでは、上
記実施の形態１で示した基板１０２、絶縁層１０４、半導体層１０５、側面絶縁層１１２
、絶縁層１１４、導電層１１６、及び導電層１１８等の説明に準じるため、省略する。
【０１３５】
なお、図９（Ａ）において、チャネル形成領域２０６にトランジスタの閾値電圧を制御
するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域２０６に
対する不純物元素の添加は、ゲート電極２１９を形成する前に行えばよい。
【０１３６】
また、一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元
素を活性化してもよい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネス
アニール炉を用いて行うことができ、４００℃乃至７００℃、好ましくは５００℃乃至６
５０℃の温度範囲で行えばよい。また、熱処理は窒素雰囲気下で行うことが好ましい。
【０１３７】
次に、導電層２１６及び導電層２１８の側面と接するサイドウォール絶縁層２２６を形
成する（図９（Ｂ）参照）。
【０１３８】
サイドウォール絶縁層２２６は、導電層２１６及び導電層２１８が埋め込まれるように
絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエ
ッチングして形成する。具体的には、ＣＶＤ法やスパッタリング法により、酸化シリコン
、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有
機材料を用いて単層構造又は積層構造の絶縁層を形成し、当該絶縁層を選択的にエッチン
グして形成することができる。サイドウォール絶縁層２２６は、後にシリサイド領域を形
成する際のシリサイド用マスクとして用いる。また、ここでは、サイドウォール絶縁層２
２６は、導電層２１６、２１８の側面と接しない面を湾曲状に形成している。なお、サイ
ドウォール絶縁層２２６は、ゲート電極２１９を形成する導電層２１６及び導電層２１８
の側面を完全に覆うように形成する。
【０１３９】
また、サイドウォール絶縁層２２６を形成する際のエッチングにより下層の絶縁層２１
４もエッチングして、半導体層２０５の一部を選択的に露出させる。具体的にはサイドウ
ォール絶縁層２２６と重ならない領域の高濃度不純物領域２１０を露出させる。なお、エ
ッチング条件によっては高濃度不純物領域２１０上層もエッチングされて膜厚が減少する
（膜減りといわれる）ことがある。
【０１４０】
次に、露出させた半導体層２０５上に金属層２２３を形成する（図９（Ｃ）参照）。
【０１４１】
金属層２２３は、少なくとも露出させた半導体層２０５上に形成する。つまり、半導体
層２０５においてサイドウォール絶縁層２２６と重ならない領域に形成する。ここでは、
金属層２２３を基板全面に形成する。金属層２２３は、半導体層と反応してシリサイドを
形成する材料を用いて形成する。例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト
（Ｃｏ）、又は白金（Ｐｔ）等の金属元素、又は当該金属元素を含む合金材料を用いるこ
とができる。金属層２２３は、これらの材料を用いてスパッタリング法、蒸着法、めっき
法等により形成する。金属層２２３の膜厚は、形成したいシリサイド領域の膜厚により適
宜選択する必要がある。本実施の形態では、金属層２２３として、膜厚１０ｎｍのニッケ
ル層を形成する。なお、金属層２２３を形成する際に、露出させた半導体層２０５上に自
然酸化膜が形成されている場合は、自然酸化膜を除去してから金属層２２３を形成する。
【０１４２】
次に、半導体層２０５の一部にシリサイド領域２２４を形成する（図９（Ｃ）参照）。
【０１４３】
シリサイド領域２２４は、熱処理を行うことにより、半導体層２０５及び金属層２２３
が接する領域が反応して形成される。また、シリサイド領域２２４は、金属層２２３が接
する領域の半導体層２０５の一部がシリサイド化して形成される。このとき、半導体層２
０５に形成された高濃度不純物領域２１０は、その一部がシリサイド化されて領域が減少
されて高濃度不純物領域２１１となる。なお、高濃度不純物領域の一部にシリサイド領域
が形成されるともいえる。例えば、金属層２２３としてニッケルを形成した場合はシリサ
イド領域２２４としてニッケルシリサイドが形成される。同様に、金属層２２３としてチ
タン、コバルト、又は白金を形成した場合は、それぞれシリサイド領域２２４としてチタ
ンシリサイド、コバルトシリサイド、白金シリサイドが形成される。
【０１４４】
熱処理は、ＲＴＡ又はファーネスアニール炉を用いて行うことができる。具体的には、
３００℃乃至７００℃の温度範囲で、１０秒乃至１時間、好ましくは２０秒乃至３０分の
範囲で行うとよい。本実施の形態では、５５０℃３０秒の熱処理を行って、ニッケルシリ
サイドでなるシリサイド領域２２４を形成する。
【０１４５】
図９（Ｃ）では、シリサイド領域２２４を、半導体層２０５においてチャネル形成領域
２０６が形成されている領域の膜厚未満となるように形成する。詳しくは、サイドウォー
ル絶縁層２２６と重ならない領域の半導体層２０５において、該領域における半導体層２
０５の絶縁層２０４と接する側に高濃度不純物２１１が形成され、当該高濃度不純物２１
１の上層に接してシリサイド領域２２４が形成される。
【０１４６】
なお、シリサイド領域２２４の形状、膜厚等は、反応させる金属層２２３の膜厚、熱処
理の温度、熱処理の時間等を適宜制御することにより、選択することができる。例えば、
図１１（Ａ）に示すように、サイドウォール絶縁層２２６と重ならない領域の半導体層３
０５において、該領域における半導体層３０５の一部又は全体に、上面から下面までの全
体をシリサイド化したシリサイド領域３１４を形成してもよい。ここで上面とは半導体層
３０５においてシリサイド化のための金属層が形成される面側であり、下面とは絶縁層２
０４と接する面側である。また、図１１（Ａ）では、シリサイド領域３１４下に高濃度不
純物領域３１０がある例を示すが、サイドウォール絶縁層２２６と重ならない領域の半導
体層３０５全体をシリサイド領域とすることも可能である。サイドウォール絶縁層２２６
下には高濃度不純物領域があるものとする。なお、本発明は特に限定されず、シリサイド
領域の一部が、サイドウォール絶縁層２２６下の半導体層３０５（但し、チャネル形成領
域３０６は除く）まで形成されていてもよい。
【０１４７】
また、上述した図１０（Ａ）に示すように、半導体層２５５に形成された高濃度不純物
領域２６０及びその上層に形成されたシリサイド領域２７４において、導電層２２２に接
する領域及びその近傍以外が、チャネル形成領域２０６が形成されている領域とほぼ同じ
膜厚となるようにエッチングされている場合も、図１１（Ｂ）に示すように、サイドウォ
ール絶縁層２２６と重ならない領域の半導体層３５５において、該領域における半導体層
３５５の一部又は全体に、上面から下面までの全体をシリサイド化したシリサイド領域３
１４を形成してもよい。図１１（Ｂ）では、シリサイド領域３６４下に高濃度不純物領域
３６０があり、サイドウォール絶縁層２２６下に高濃度不純物領域３０９がある例を示す
。
【０１４８】
また、未反応の金属層が残存する場合は、熱処理によるシリサイド領域２２４形成後に
未反応の金属層を除去する。具体的には、側面絶縁層２１２、サイドウォール絶縁層２２
６、導電層２１８及び絶縁層２０４上に形成された金属層２２３を除去する。また、形成
されたシリサイド領域２２４上に未反応の金属層が残存する場合は、その残存する金属層
も除去する。未反応の金属層除去は、ウェットエッチングやドライエッチングを用いるこ
とができる。このとき、エッチングガス又はエッチング溶液としては、未反応の金属層と
他の層（例えば、側面絶縁層２１２、サイドウォール絶縁層２２６、導電層２１８、絶縁
層２０４及びシリサイド領域２２４）とのエッチング選択比が十分にとれるものを用いる
。つまり、金属層に対するエッチングレートが高く、他の層に対するエッチングレートが
低いものを用いればよい。例えば、金属層２２３としてニッケルを用いて形成した場合、
塩酸（ＨＣｌ）、硝酸（ＨＮＯ_３）及び純水（Ｈ_２Ｏ）の混合溶液を用いたウェットエッ
チングにより除去することができる。例えば、溶液の混合比は、ＨＣｌ：ＨＮＯ_３：Ｈ_２
Ｏ＝３：２：１とすることができる。
【０１４９】
なお、本発明は、半導体層端部の側面と接して側面絶縁層を形成することを特徴の１つ
としている。側面絶縁層を形成しておくことで、未反応の金属層をエッチング除去する際
に、半導体層の側面がエッチングされてしまうことを防止することもできる。
【０１５０】
なお、シリサイド領域を形成する場合には、該シリサイド領域及びゲート電極を形成す
る導電層が接しないようにする必要がある。これは、シリサイド領域及びゲート電極が接
してしまうと、ゲート電極と、ソース領域又はドレイン領域がショートしてスイッチング
特性（オンオフ比）が取れなくなり、半導体装置として動作することができなくなるから
である。したがって、本実施の形態では、ゲート電極２１９を形成する導電層２１６、２
１８の幅をゲート絶縁層として機能する絶縁層２１４よりも小さくし、サイドウォール絶
縁層２２６の端部を絶縁層２１４の端部と略一致するようにする。
【０１５１】
次に、基板２０２上に設けられた絶縁層や導電層等を覆うように絶縁層２２０を形成す
る。次に、シリサイド領域２２４を間に介して、半導体層２０５に形成された高濃度不純
物領域２１１と電気的に接続される導電層２２２を形成する（図９（Ｄ）参照）。導電層
２２２は、ソース電極又はドレイン電極として機能する。絶縁層２２０、導電層２２２は
、上記実施の形態１で示した絶縁層１２０、導電層１２２と同様に形成すればよい。
【０１５２】
なお、導電層２２２は、半導体層２０５においてチャネル形成領域２０６と比較して膜
厚が大きい領域に形成されたシリサイド領域２２４と接するように形成される。よって、
絶縁層２２０に導電層２２２を形成する開口を形成する際に、該開口近傍の半導体層が除
去されるのを防止することができる。その結果、製造工程において歩留まりの低下を防止
することができる。また、本実施の形態では、半導体層及びソース電極又はドレイン電極
として機能する導電層を電気的に接続させる際に、シリサイド領域を間に介する構成とし
ている。よって、コンタクト抵抗の低減を図ることができるため、低消費電力化を可能と
する。
【０１５３】
以上により、本発明を適用した薄膜トランジスタ２００を形成することができる。なお
、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるも
のではない。
【０１５４】
例えば、上述した図１０（Ａ）に示す薄膜トランジスタは、高濃度不純物領域２６０及
びシリサイド領域２７４が形成された領域の半導体層２５５において、導電層２２２接す
る領域及びその近傍以外はチャネル形成領域２０６と略同じ膜厚にエッチングされている
。ここで、半導体層２５５の作製方法の一例を説明する。
【０１５５】
基板２０２上に絶縁層２０４を介して形成された島状の半導体層２０３の側面と接して
側面絶縁層２６２を形成する（図１０（Ｂ）参照）。
【０１５６】
側面絶縁層２６２は、半導体層２０３と比較して、底面（絶縁層２０４と接する面）か
らの垂直方向の高さが低くなるように、エッチング条件を制御する。好ましくは、後に半
導体層２０３を選択的にエッチングした際に、エッチングされた領域の半導体層の底面か
らの垂直方向の高さと同程度になるようにする。例えば、半導体層２０３を選択的にエッ
チングして、当該エッチングした領域を膜厚５０ｎｍとする場合、側面絶縁層２６２の高
さを５０ｎｍとする。側面絶縁層２６２の材料や形成方法等は、上記実施の形態１で示し
た側面絶縁層１１２と同様にすればよい。また、半導体層２０３の形成方法も、上記実施
の形態１で示した半導体層１０３の説明に準じる。
【０１５７】
次に、半導体層２０３を選択的にエッチングして、異なる膜厚の領域を有する半導体層
２５５を形成する（図１０（Ｃ）参照）。
【０１５８】
半導体層２５５は、半導体層２０３を選択的にエッチングする。ここで、図１０（Ａ）
のＯＰ断面図に示す半導体層２５５と、上述の図８（Ａ）に示すＯＰ断面図の半導体層２
０５との違いは、側面絶縁層と接する領域の半導体層の膜厚である。図８（Ａ）のＯＰ断
面図では半導体層２０５の端部はエッチングされていないのに対し、図１０（Ａ）のＯＰ
断面図では半導体層の端部もエッチングされて側面絶縁層の高さがチャネル形成領域２０
６と略一致する。なお、少なくとも、半導体層２５５においてソース電極又はドレイン電
極を形成する導電層２２２と接する領域はエッチングしないものとする。
【０１５９】
半導体層２５５は、半導体層２０３を選択的にレジストマスク２６４で覆い、当該レジ
ストマスク２６４に覆われていない半導体層２０３を選択的にエッチングする。レジスト
マスク２６４に覆われていない領域は、所望の膜厚の半導体層が残存するようにエッチン
グ条件を制御する。レジストマスク２６４に覆われた領域は、エッチングされた領域と比
較して膜厚が大きい領域となる。選択的にエッチングする方法は、上記実施の形態１の半
導体層１０５を形成する方法と同様である。エッチング後、形成された半導体層２５５は
凹凸を有する。凸部はレジストマスク２６４に覆われてエッチングされなかった領域であ
り、後に導電層２２２と接する領域となる。所望の形状の半導体層２５５を形成した後、
レジストマスク２６４は除去する。なお、半導体層２５５の膜厚は３０ｎｍ乃至２００ｎ
ｍ（但し３０ｎｍは除く）、好ましくは５０ｎｍ乃至１００ｎｍの範囲とする。エッチン
グされた領域の膜厚は、３０ｎｍ乃至１５０ｎｍ（但し３０ｎｍは除く）、好ましくは５
０ｎｍ乃至７０ｎｍ程度とする。
【０１６０】
この後、半導体層２５５上に絶縁層２１４を形成する以降の工程は、図９で説明したも
のと同様である。
【０１６１】
なお、図１０（Ａ）に示す薄膜トランジスタ２５０は、上記作製方法に限定されない。
島状の半導体層２０３及びその側面と接し、且つ半導体層側面の高さと略一致する側面絶
縁層を形成した後、半導体層２０３及び側面絶縁層のエッチングレートが略同じになるよ
うなエッチング条件で半導体層２０３及び側面絶縁層を選択的にエッチングすることで、
図１０（Ｃ）に示す半導体層１５５を形成することも可能である。
【０１６２】
本発明を適用して作製した半導体装置は、ソース電極又はドレイン電極として機能する
導電層及び半導体層の接続領域の不良を防止することができる。また、半導体層の端部に
起因する不良を低減させることができる。よって、半導体装置を歩留まり良く製造するこ
とができる。また、信頼性の高い半導体装置を作製することができる。
【０１６３】
また、ソース領域又はドレイン領域として機能する高濃度不純物領域と、ソース電極又
はドレイン電極を形成する導電層と、を電気的に接続する際に、両者の間にシリサイド領
域を間に介する構造としている。その結果、コンタクト抵抗を低減することができるため
、半導体装置の消費電力を低減させることが可能である。
【０１６４】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることがで
きる。
【０１６５】
（実施の形態３）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用
いて説明する。具体的には、ゲート電極の側面に接してサイドウォール絶縁層を形成し、
該サイドウォール絶縁層をＬＤＤ領域を形成する際のドーピング用マスクとして利用する
例を示す。なお、上記実施の形態１又は２と重複する構成は、簡略化及び一部省略して説
明する。
【０１６６】
基板４０２上に絶縁層４０４を介して島状の半導体層を形成した後、当該半導体層の側
面と接して側面絶縁層４１２を形成する。次に、島状の半導体層を選択的にエッチングし
て異なる膜厚の領域を有する半導体層４０５を形成する。次に、半導体層４０５及び側面
絶縁層４１２上に絶縁層４１４を形成する。次に、絶縁層４１４を介して半導体層４０５
上にゲート電極４１９として機能する導電層４１６、導電層４１８を積層形成する。次に
、半導体層４０５に対して第１の濃度の一導電型を付与する不純物元素を選択的に添加し
て、一対の低濃度不純物領域４０７と、チャネル形成領域４０６を形成する（図１３（Ａ
）参照）。ここでは、導電層４１８をマスクとして、自己整合的に一対の低濃度不純物領
域４０７と、当該一対の低濃度不純物領域４０７の間に位置するチャネル形成領域４０６
を形成する。
【０１６７】
ゲート電極４１９を形成して、一対の低濃度不純物領域４０７を形成するまでは、上記
実施の形態１で示した基板１０２、絶縁層１０４、半導体層１０５、側面絶縁層１１２、
絶縁層１１４、導電層１１６、導電層１１８、チャネル形成領域１０６、及び低濃度不純
物領域１０７等の説明に準じるため、省略する。
【０１６８】
次に、導電層４１６及び導電層４１８の側面と接するサイドウォール絶縁層４２６を形
成する。そして、半導体層４０５に対して第２の濃度の不純物元素を選択的に添加して、
ＬＤＤ領域として機能する低濃度不純物領域４０８と、ソース領域又はドレイン領域とし
て機能する高濃度不純物領域４１０を形成する（図１３（Ｂ）参照）。ここでは、サイド
ウォール絶縁層４２６及びゲート電極４１９をマスクとして、自己整合的にＬＤＤ領域と
して機能する低濃度不純物領域４０８と、ソース領域又はドレイン領域として機能する高
濃度不純物領域４１０を形成する。ここで、第１の濃度の不純物元素及び第２の濃度の不
純物元素は、同じ導電型の不純物元素を添加し、例えばｐ型を付与する不純物元素である
ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ｎ型を付与する不純物元素で
あるリン（Ｐ）、ヒ素（Ａｓ）等を添加することができる。また、第１の濃度と比較して
、第２の濃度を高くして、不純物元素を添加する。つまり、高濃度不純物領域４１０には
、低濃度不純物領域４０７と比較して高い濃度の不純物元素が含まれるようにする。
【０１６９】
ここでは、サイドウォール絶縁層４２６及びゲート電極４１９をマスクとして不純物元
素を添加する。よって、ＬＤＤ領域として機能する低濃度不純物領域４０８は、半導体層
４０５においてサイドウォール絶縁層４２６及び導電層４１６が重なる領域であって、且
つ導電層４１８とは重ならない領域に形成される。また、高濃度不純物領域４１０は、半
導体層４０５においてサイドウォール絶縁層４２６及びゲート電極４１９と重ならない領
域に形成される。
【０１７０】
ＬＤＤ領域として機能する低濃度不純物領域４０８は、ドレイン領域近傍の電界を緩和
する効果がある。よって、ホットキャリアの発生を抑制することができる。
【０１７１】
なお、チャネル形成領域４０６にトランジスタの閾値電圧を制御するための一導電型を
付与する不純物元素を添加してもよい。チャネル形成領域４０６に対する不純物元素の添
加は、ゲート電極４１９を形成する前に行えばよい。
【０１７２】
また、一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元
素を活性化してもよい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネス
アニール炉を用いて行うことができ、４００℃乃至７００℃、好ましくは５００℃乃至６
５０℃の温度範囲で行えばよい。また、熱処理は窒素雰囲気下で行うことが好ましい。
【０１７３】
なお、サイドウォール絶縁層４２６を形成する際のエッチングにより、下層の絶縁層４
１４もエッチングされて、半導体層４０５の一部、具体的にはサイドウォール絶縁層４２
６と重ならない領域が選択的に露出される。このとき、エッチング条件によっては、半導
体層４０５上層もエッチングされて膜厚が減少する場合がある。
【０１７４】
次に、露出させた半導体層４０５上に金属層を形成した後、熱処理によりシリサイド領
域４２４を形成する（図１３（Ｃ）参照）。
【０１７５】
シリサイド領域４２４は、少なくとも露出させた半導体層４０５上に金属層を形成した
後、熱処理することによって形成することができる。ここで金属層は、半導体層と反応し
てシリサイドを形成する材料、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、（Ｃｏ）、又
は白金（Ｐｔ）等の金属元素、又は当該金属元素を含む合金材料を用いて、スパッタリン
グ法等により形成する。熱処理を行うことによって半導体層４０５及び金属層が接する領
域が反応し、該領域の半導体層４０５の一部がシリサイド化してシリサイド領域４２４が
形成される。このとき、半導体層４０５に形成されている高濃度不純物領域４１０は、そ
の一部がシリサイド化されて領域が減少し、高濃度不純物領域４１１となる。なお、シリ
サイド領域は、高濃度不純物領域の一部に形成されるともいえる。熱処理は、ＲＴＡ又は
ファーネスアニール炉を用いればよい。また、露出させた半導体層４０５上に自然酸化膜
が形成されている場合は、自然酸化膜を除去してから金属層を形成する。
【０１７６】
なお、シリサイド領域４２４の形状、膜厚等は、反応させる金属層の膜厚、熱処理温度
、又は熱処理時間等を適宜制御することによって選択できる。ここでは、シリサイド領域
４２４は、半導体層４０５においてチャネル形成領域４０６の膜厚未満となるように形成
されている例を示す。もちろん、半導体層４０５において、サイドウォール絶縁層４２６
及びゲート電極４１９と重ならない領域全体がシリサイド化されたシリサイド領域を形成
してもよい。また、シリサイド領域が、サイドウォール絶縁層４２６下の半導体層４０５
まで形成されていてもよい。なお、シリサイド領域４２４形成後、未反応の金属層はウェ
ットエッチングやドライエッチングを用いて除去する。なお、半導体層の側面には側面絶
縁層が形成されているため、未反応の金属層をエッチング除去する際に半導体層の側面ま
でエッチングされてしまうのを防止することもできる。
【０１７７】
次に、基板４０２上に形成された絶縁層や導電層等を覆うように絶縁層４２０を形成す
る。次に、シリサイド領域４２４を間に介して、半導体層４０５に形成された高濃度不純
物領域４１１と電気的に接続される導電層４２２を形成する（図１３（Ｄ）参照）。導電
層４２２は、ソース電極又はドレイン電極として機能する。絶縁層４２０、導電層４２２
は、上記実施の形態１で示した絶縁層１２０、導電層１２２と同様に形成すればよい。
【０１７８】
なお、導電層４２２は、半導体層４０５においてチャネル形成領域４０６と比較して膜
厚が大きい領域に形成されたシリサイド領域４２４と接するように形成される。よって、
絶縁層４２０に導電層４２２を形成する開口を形成する際に、該開口近傍の半導体層が除
去されるのを防止することができ、且つコンタクト抵抗の低減を防止することができる。
その結果、製造工程において歩留まりの低下を防止できる。また、本実施の形態では、半
導体層及びソース電極又はドレイン電極として機能する導電層を電気的に接続させる際に
、シリサイド領域を間に介する構成としている。よって、コンタクト抵抗の低減を図るこ
とができるため、低消費電力化を可能とする。また、シリサイド領域を形成することで、
ソース領域又はドレイン領域として機能する不純物領域の低抵抗化を図ることができる。
よって、オン電流の低下を抑えることができ、半導体装置の動作特性の劣化を防止するこ
とができる。
【０１７９】
以上により、本発明を適用した薄膜トランジスタ４００を形成することができる。なお
、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるも
のではない。
【０１８０】
本発明を適用して作製した半導体装置は、ソース電極又はドレイン電極を形成する導電
層と接続する領域を、チャネル形成領域よりも膜厚が大きい領域としている。このように
することで、チャネル形成領域を薄膜とする場合も、コンタクト開口の際の半導体層消失
等の不良を防止することができる。さらに、ソース電極又はドレイン電極を形成する導電
層及びソース領域又はドレイン領域として機能する高濃度不純物領域を、両者の間にシリ
サイド領域を介する構成とするため、コンタクト抵抗を低減することができ、半導体装置
の低消費電力化が可能になる。また、半導体層の端部に側面絶縁層を形成することで、半
導体層の形状に起因する不良を低減させることができ、信頼性の高い半導体装置を作製す
ることができる。よって、信頼性の高い半導体装置を、歩留まり良く製造することが可能
となる。
【０１８１】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることがで
きる。
【０１８２】
（実施の形態４）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用
いて説明する。具体的には、トランジスタの閾値電圧を制御するための一導電型を付与す
る不純物元素を添加する例について説明する。なお、上記実施の形態１乃至３と重複する
構成は、簡略化及び一部省略して説明する。
【０１８３】
基板６０２上に第１絶縁層６０４を形成する（図２９（Ａ）参照）。
【０１８４】
基板６０２は、ガラス基板、石英基板、サファイア基板、セラミック基板、又は表面に
絶縁層が形成された金属基板或いはシリコン基板等の半導体基板などを用いることができ
る。
【０１８５】
第１絶縁層６０４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン
（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸
化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。第１絶縁層６０４は、下地絶縁層とし
て機能する。具体的には、基板６０２から半導体層へアルカリ金属等が拡散し、半導体層
が汚染することを防ぐブロッキング層として機能する。また、基板６０２の表面に凹凸が
ある場合、平坦化する層としても機能することができる。また、下地絶縁層として機能す
る絶縁層は単層構造でも、２層以上の積層構造でもよい。
【０１８６】
次に、第１絶縁層６０４に対して一導電型を付与する不純物元素６０６を添加し、第２
絶縁層６０８を形成する（図２９（Ｂ）参照）。第２絶縁層６０８は、添加された不純物
元素６０６を含む第１絶縁層６０４に相当する。
【０１８７】
一導電型を付与する不純物元素６０６としては、ボロン（Ｂ）、アルミニウム（Ａｌ）
、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与
する元素を用いることができる。不純物元素６０６は、イオン注入法や熱拡散法等のドー
ピング法を用いて添加すればよい。なお、第１絶縁層６０４に対する不純物元素６０６添
加の際、下方の基板６０２まで不純物元素６０６が添加される場合もある。
【０１８８】
第２絶縁層６０８上に半導体層６１０を形成する（図２９（Ｃ）参照）。本実施の形態
では、半導体層６１０として非晶質半導体層を形成する。半導体層はシリコンを主成分と
する材料を用いて形成するのが好ましく、具体的には、シリコン、シリコンゲルマニウム
等を用いて、ＣＶＤ法やスパッタリング法により形成することができる。また、ゲルマニ
ウムを用いて形成してもよい。
【０１８９】
次に、半導体層６１０を結晶化して、結晶性を有する半導体層６１４を形成する。半導
体層６１４には、結晶化の際の熱処理により、第２絶縁層６０８に含まれる不純物元素６
０６が拡散される（図２９（Ｄ）参照）。半導体層の結晶化法としては、レーザ結晶化法
、瞬間熱アニール（ＲＴＡ）若しくはファーネスアニール炉を用いる熱結晶化法、結晶化
を助長する金属元素を用いる結晶化法、を又はそれらの方法を組み合わせた方法等を適用
する。詳しい結晶化法の説明は、上記実施の形態１に準じる。例えば、本実施の形態では
、ＣＷレーザを用いて結晶化を行うことができる。このとき、レーザビーム６１２の照射
によって第２絶縁層６０８に含まれる不純物元素６０６が半導体層６１０に拡散して、結
晶性を有する半導体層６１４が形成される。半導体層６１４には、第２絶縁層６０８から
拡散された不純物元素６０６が含まれ、該不純物元素により閾値電圧を制御することがで
きる。
【０１９０】
半導体層６１４に含まれる不純物元素の濃度は、所望の閾値電圧により異なる。例えば
、ｐ型を付与する不純物元素が含まれる場合、約１×１０^１６ｃｍ^−３乃至１×１０^１８
ｃｍ^−３程度となるようにすればよい。半導体層６１４の一部は後にチャネル形成領域を
形成するため、半導体層６１４に所定の濃度の不純物元素を拡散させることで、強制的に
トランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。
【０１９１】
なお、第２絶縁層６０８は、結晶化の際の熱処理により含んでいた不純物元素６０６が
半導体層に拡散される。よって、半導体層結晶化後の第２絶縁層６０８は、含まれる不純
物元素の濃度が減少する。
【０１９２】
以上で得られた結晶性の半導体層６１４を所望の形状に加工することによって、実施の
形態１乃至３における半導体装置の半導体層として用いることができる。
【０１９３】
本実施の形態によれば、下地絶縁層に不純物元素を添加し、該不純物元素を結晶化を利
用して半導体層に間接的に添加することができる。よって、半導体層に直接不純物元素を
ドーピング法等によって添加せずにすむため、ドーピングの際に生じる欠陥等も防止でき
、半導体層の結晶性に影響を及ぼすことを防止することができる。また、結晶化のための
熱処理によって、不純物元素の活性化も行うことができる。
【０１９４】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることがで
きる。
【０１９５】
（実施の形態５）
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法の例について
、図１５乃至図２２を用いて説明する。具体的には、異なる導電型の薄膜トランジスタを
具備する半導体装置の例を示す。
【０１９６】
図１５は、本実施の形態で示す半導体装置の上面図及び断面図であり、複数のトランジ
スタを具備する半導体装置の構成を示している。図１５（Ａ）は上面図、図１５（Ｂ）は
図１５（Ａ）における破線Ａ１Ｂ１間の断面図を示し、図１５（Ｃ）は図１５（Ａ）にお
ける破線Ａ２Ｂ２間の断面図を示している。なお、図１５（Ａ）は、一部薄膜等の構成要
素を省略している。
【０１９７】
図１５に示す半導体装置は、基板８００上に絶縁層８０２を介して島状に設けられた半
導体層８０５、半導体層８１３と、当該半導体層８０５、８１３上に絶縁層８２２を介し
て設けられたゲート電極を形成する導電層８２４、導電層８２６と、当該導電層８２６上
に絶縁層８３６、絶縁層８３８を介して設けられたソース電極又はドレイン電極を形成す
る導電層８４０と、を有している（図１５（Ａ）乃至（Ｃ）参照）。
【０１９８】
ゲート電極は、導電層８２４及び導電層８２６の積層構造で形成されている。導電層８
２４、８２６は、島状の半導体層８０５、８１３をそれぞれ横断するように設けられてい
る。また、導電層８２４及び導電層８２６の側面に接してサイドウォール絶縁層８２８が
設けられている。なお、ここではゲート電極を導電層８２４、８２６の２層の積層構造で
形成する例を示したが、本発明は特に限定されず、ゲート電極は単層構造でもよいし、３
層以上の積層構造でもよい。また、ゲート電極を積層構造にする場合、下層の導電層の幅
が大きくなるようにしてもよい。さらに、ゲート電極として形成される導電層の側面をテ
ーパ形状にしてもよいし、２層以上の導電層の積層構造として各層でテーパ角度が異なる
ようにしてもよい。また、後にシリサイド領域を形成しない場合には、サイドウォール絶
縁層８２８を形成しなくともよい。
【０１９９】
島状に設けられた半導体層８０５は、チャネル形成領域８０６と、ＬＤＤ領域として機
能する一対の低濃度不純物領域８０８と、ソース領域又はドレイン領域として機能する一
対の高濃度不純物領域８１０と、高濃度不純物領域８１０に接するシリサイド領域８６１
を有する。なお、シリサイド領域８６１は、高濃度不純物領域の一部ともいえる。
【０２００】
半導体層８０５は異なる膜厚の領域を有し、具体的にはチャネル形成領域８０６と比較
して、ソース電極又はドレイン電極を形成する導電層８４０と接続される領域の膜厚が大
きくなっている。半導体層８０５に形成されたチャネル形成領域８０６は、絶縁層８２２
を介して導電層８２４、８２６と重なる領域に形成されている。高濃度不純物領域８１０
は、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８
と重ならない領域の半導体層８０５に形成されている。また、半導体層８０５において、
絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８と重
ならない領域で、且つ高濃度不純物領域８１０上に接してシリサイド領域８６１が形成さ
れている。高濃度不純物領域８１０及びシリサイド領域８６１の積層部分は、少なくとも
その一部にチャネル形成領域８０６よりも厚い領域を有している。なお、上述したように
、シリサイド領域８６１は高濃度不純物領域の一部とも言える。よって、高濃度不純物領
域が、チャネル形成領域よりも厚い領域を有している。このようにすることで、導電層８
４０を形成するための開口を形成する際に、該開口近傍の半導体層まで除去され消失する
ことを防止することができる。低濃度不純物領域８０８は、絶縁層８２２を介してサイド
ウォール絶縁層８２８と重なる領域の半導体層８０５に形成されている。
【０２０１】
シリサイド領域８６１は、少なくともその一部が、半導体層８０５においてチャネル形
成領域８０６よりも膜厚が大きい領域に形成される。なお、ここではシリサイド領域８６
１を、半導体層８０５においてチャネル形成領域の膜厚未満となるように形成する例を示
すが、特に限定されない。例えば、サイドウォール絶縁層８２８と重ならない領域の半導
体層８０５において、該領域における半導体層８０５の一部又は全体に、上面から下面ま
での全体をシリサイド化したシリサイド領域を形成してもよい。ここで上面とは半導体層
８０５においてシリサイド化のための金属層が形成される面側であり、下面とは絶縁層８
０２と接する面側である。また、シリサイド領域の一部が、サイドウォール絶縁層８２８
下の半導体層８０５（但し、チャネル形成領域８０６は除く）まで形成されていてもよい
。
【０２０２】
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層８０５と、サイドウォー
ル絶縁層８２８及びゲート電極を形成する導電層８２４、８２６が重なる領域のみに形成
されている。なお、シリサイド領域８６１を形成しない場合には、ゲート絶縁層として機
能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、ソース電極又
はドレイン電極として機能する導電層８４０はシリサイド領域８６１に接し、当該シリサ
イド領域８６１を間に介して高濃度不純物領域８１０と電気的に接続されている。
【０２０３】
チャネル形成領域８０６は一対の高濃度不純物領域８１０の間に位置しており、低濃度
不純物領域８０８はチャネル形成領域８０６と高濃度不純物領域８１０の間にそれぞれ位
置している。つまり、チャネル形成領域８０６は、一対の高濃度不純物領域８１０の間、
及び一対の低濃度不純物領域８０８の間に位置しており、且つ一対の低濃度不純物領域８
０８に接して形成されている。また、高濃度不純物領域８１０は、低濃度不純物領域８０
８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。また、半導
体層８０５の側面に接して、側面絶縁層８１２が設けられている。
【０２０４】
同様に、島状に設けられた半導体層８１３は、チャネル形成領域８１４と、ＬＤＤ領域
として機能する低濃度不純物領域と８１６と、ソース領域又はドレイン領域として機能す
る高濃度不純物領域８１８と、高濃度不純物領域８１８上に接するシリサイド領域８６３
を有する。なお、シリサイド領域８６３は、高濃度不純物領域の一部ともいえる。半導体
層８１３は異なる膜厚の領域を有し、具体的にはチャネル形成領域８１４と比較して、ソ
ース電極又はドレイン電極を形成する導電層８４０と接続される領域の膜厚が大きくなっ
ている。半導体層８１３に形成されたチャネル形成領域８１４は、絶縁層８２２を介して
導電層８２４、８２６と重なる領域の半導体層８１３に形成されている。高濃度不純物領
域８１８は、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁
層８２８と重ならない領域の半導体層８１３に形成されている。また、半導体層８１３に
おいて、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８
２８と重ならない領域で、且つ高濃度不純物領域８１８上に接してシリサイド領域８６３
が形成されている。高濃度不純物領域８１８及びシリサイド領域８６３の積層部分は、少
なくともその一部にチャネル形成領域８１４よりも厚い領域を有している。なお、上述し
たように、シリサイド領域８６３は高濃度不純物領域の一部とも言える。よって、高濃度
不純物領域が、チャネル形成領域８１４よりも厚い領域を有している。このようにするこ
とで、導電層８４０を形成するための開口を形成する際に、該開口近傍の半導体層まで除
去され消失することを防止することができる。低濃度不純物領域８１６は、絶縁層８２２
を介してサイドウォール絶縁層８２８と重なる領域の半導体層８１３に形成されている。
【０２０５】
シリサイド領域８６３は、少なくともその一部が、半導体層８１３においてチャネル形
成領域８１４よりも膜厚が大きい領域に形成される。なお、ここではシリサイド領域８６
３を、半導体層８１３においてチャネル形成領域８１４の膜厚未満となるように形成する
例を示すが、特に限定されない。例えば、サイドウォール絶縁層８２８と重ならない領域
の半導体層８１３において、該領域における半導体層８１３の一部又は全体に、上面から
下面までの全体をシリサイド化したシリサイド領域を形成してもよい。ここで上面とは半
導体層８１３においてシリサイド化のための金属層が形成される面側であり、下面とは絶
縁層８０２と接する面側である。また、シリサイド領域の一部が、サイドウォール絶縁層
８２８下の半導体層８１３（但し、チャネル形成領域８１４は除く）まで形成されていて
もよい。
【０２０６】
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層８１３と、サイドウォー
ル絶縁層８２８及びゲート電極を形成する導電層８２４、８２６が重なる領域のみに形成
されている。なお、シリサイド領域８６３を形成しない場合には、ゲート絶縁層として機
能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、ソース電極又
はドレイン電極として機能する導電層８４０はシリサイド領域８６３に接し、当該シリサ
イド領域８６３を間に介して高濃度不純物領域８１０と電気的に接続されている。
【０２０７】
チャネル形成領域８１４は一対の高濃度不純物領域８１８の間に位置しており、低濃度
不純物領域８１６はチャネル形成領域８１４と高濃度不純物領域８１８の間にそれぞれ位
置している。つまり、チャネル形成領域８１４は、一対の高濃度不純物領域８１８の間、
及び一対の低濃度不純物領域８１６の間に位置しており、且つ一対の低濃度不純物領域８
１６に接して形成されている。また、高濃度不純物領域８１８は、低濃度不純物領域８１
６と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。また、半導
体層８１３の側面に接して、側面絶縁層８２０が設けられている。
【０２０８】
本実施の形態において、半導体層８０５及び半導体層８１３には、相異なる導電型の不
純物元素が添加されているものとする。つまり、低濃度不純物領域８０８及び高濃度不純
物領域８１０は、低濃度不純物領域８１６及び高濃度不純物領域８１８と異なる導電型を
付与する不純物元素が添加されている。また、シリサイド領域８６１にも、シリサイド領
域８６３と異なる導電型を付与する不純物元素が添加されている場合もある。
【０２０９】
半導体層８０５及び半導体層８１３と、ゲート電極を形成する導電層８２４、８２６と
の間には、絶縁層８２２が設けられている。絶縁層８２２は、ゲート絶縁層として機能す
る。また、半導体層８０５の側面と接して側面絶縁層８１２が形成され、同様に半導体層
８１３の側面と接して側面絶縁層８２０が形成されている。なお、図１５（Ａ）、（Ｃ）
に示されるように、半導体層８０５においてゲート電極を形成する導電層８２４、８２６
が横断する領域では、半導体層８０５及びその側面と接して形成された側面絶縁層８１２
上にゲート絶縁層として機能する絶縁層８２２が形成されている。同様に、半導体層８１
３においてゲート電極を形成する導電層８２４、８２６が横断する領域では、半導体層８
１３及びその側面と接して形成された側面絶縁層８２０上にゲート絶縁層として機能する
絶縁層８２２が形成されている。よって、半導体層８０５及び半導体層８１３の端部、特
に半導体層８０５及び半導体層８１３においてゲート電極を形成する導電層８２４、８２
６が横断する領域（ゲート電極が半導体端部を乗り越える領域）における絶縁層の被覆不
良に起因した不良、例えば半導体層とゲート電極の短絡、リーク電流の発生、静電破壊等
を防止することができる。その結果、完成する半導体装置の信頼性を向上させることが可
能となる。
【０２１０】
ソース電極又はドレイン電極を形成する導電層８４０は、絶縁層８３６、絶縁層８３８
に形成された開口を介して半導体層８０５に形成された高濃度不純物領域８１０、半導体
層８１３に形成された高濃度不純物領域８１８と電気的に接続されるように設けられてい
る。このとき、導電層８４０及び高濃度不純物領域８１０は、シリサイド領域８６１を間
に介して接続される。同様に、導電層８４０及び高濃度不純物領域８１８は、シリサイド
領域８６３を間に介して接続される。また、導電層８４０は、半導体層８０５及び半導体
層８１３においてチャネル形成領域８０６及びチャネル形成領域８１４と比較して膜厚が
大きい領域に接続される。なお、図１５に示すように、半導体層８０５に形成された高濃
度不純物領域８１０と、半導体層８１３に形成され、且つ高濃度不純物領域８１０と導電
型が異なる高濃度不純物領域８１８とを電気的に接続することにより、ＣＭＯＳ回路を形
成してもよい。
【０２１１】
次に、図１５で示した半導体装置の作製方法の一例に関して、図面を用いて説明する。
【０２１２】
まず、基板８００上に絶縁層８０２を介して島状の半導体層８０１、島状の半導体層８
０３を形成する（図１６（Ａ）、図２０（Ａ）、図２１（Ａ）参照）。
【０２１３】
基板８００は、絶縁表面を有する基板を用いればよい。例えばガラス基板、石英基板、
サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いること
ができる。
【０２１４】
絶縁層８０２は、ＣＶＤ法やスパッタリング法やＡＬＤ法を用いて、酸化シリコン、窒
化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層８
０２は、基板８００から半導体層８０１、８０３へアルカリ金属等が拡散し、半導体層８
０１、８０３が汚染することを防ぐブロッキング層として機能する。また、基板８００の
表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層８０
２は、基板８００からの不純物拡散や基板８００表面の凹凸が問題とならなければ、形成
しなくともよい。また、ここでは下地絶縁層を単層構造としているが、２層以上の積層構
造としてもよい。
【０２１５】
半導体層８０１、８０３は、ＣＶＤ法やスパッタリング法を用いて、シリコン、ゲルマ
ニウム、シリコンゲルマニウム等のシリコンを主成分とする材料を用いて形成するのが好
ましい。例えば、半導体層８０１、８０３は、シリコンを主成分とする材料を用いて非晶
質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングするこ
とによって、島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合
は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助
長する金属元素を用いる熱結晶化法、又はこれらの方法を組み合わせて行うことができる
。なお、レーザ結晶化法を行う場合、ＣＷレーザや繰り返し周波数が１０ＭＨｚ以上のパ
ルスレーザを用いると、一方向に長い結晶粒を形成することができるため好ましい。半導
体層８０１、８０３の膜厚は、３０ｎｍ乃至２００ｎｍ（但し３０ｎｍは除く）、好まし
くは５０ｎｍ乃至１００ｎｍの範囲で形成する。
【０２１６】
なお、半導体層８０１、８１３は、端部がテーパ形状となるように形成してもよいし、
垂直形状となるように形成してもよい。半導体層の端部の形状は、エッチング条件を適宜
選択することにより制御することができる。
【０２１７】
なお、ここでは種々の結晶化法を用いて半導体層８０１、８０３を形成する例を示した
が、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を
用いてもよい。この場合、絶縁表面に設けられた単結晶半導体層が半導体層８０１、８０
３となる。
【０２１８】
次に、半導体層８０１の側面と接する側面絶縁層８１２、及び半導体層８０３の側面と
接する側面絶縁層８２０を形成する（図１６（Ｂ）、図２０（Ａ）、図２１（Ｂ）参照）
。
【０２１９】
側面絶縁層８１２、側面絶縁層８２０は、島状に設けられた半導体層８０１及び半導体
層８０３を覆って埋め込むように絶縁層を形成し、当該絶縁層を、垂直方向を主体とした
異方性エッチングを行うことにより選択的にエッチングして半導体層８０１、８０３の側
面と接する領域のみ残存させて形成することができる。
【０２２０】
具体的には、まず、半導体層８０１及び半導体層８０３を埋め込むように絶縁層を形成
する。当該絶縁層は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリ
カ等の材料を用いて形成する。好ましくは、後に半導体層８０１及び半導体層８０３上に
形成する絶縁層８２２と比較して誘電率が小さい層を形成すると、半導体層端部の形状に
起因する電界集中を緩和することができる。また、半導体層８０１、８０３上を覆うよう
に形成する絶縁層は、少なくとも半導体層８０１、８０３の端部を十分に被覆できる膜厚
で形成し、好ましくは半導体層８０１、８０３の１．５倍乃至３倍の膜厚で形成する。
【０２２１】
次に、半導体層８０１及び半導体層８０３を覆うように形成した絶縁層を、垂直方向を
主体とした異方性エッチングを行うことにより選択的にエッチングして、側面絶縁層８１
２、８２０を形成する。側面絶縁層８１２、８２０は丸みを帯びた形状でも、角を有する
形状としてもよい。好ましくは、側面絶縁層８１２、８２０のコーナー部を緩やかな形状
とすることで、上層に積層される層の被覆性を良好にすることができる。
【０２２２】
なお、側面絶縁層８１２、８２０を形成する際のエッチングの影響により、半導体層８
０１、８０３の一部が非晶質化する場合がある。この場合、半導体層８０１、８０３の非
晶質化された領域を選択的にエッチングしてもよい。また、レーザビームの照射、又はＲ
ＴＡ若しくはファーネスアニール炉を用いて熱処理を行い、半導体層８０１、８０３を再
結晶化してもよい。また、半導体層に一導電型を付与する不純物元素を添加して不純物領
域を形成した後、不純物元素を活性化するための熱処理と併せて再結晶化してもよい。
【０２２３】
次に、半導体層８０１及び半導体層８０３を選択的にエッチングして、異なる膜厚の領
域を有する半導体層８０５及び半導体層８１３を形成する（図１６（Ｃ）、図２０（Ｂ）
、図２１（Ｃ）参照）。
【０２２４】
半導体層８０５は、半導体層８０１を選択的にエッチングして形成する。同様に、半導
体層８１３は、半導体層８０３を選択的にエッチングして形成する。このとき、エッチン
グしたくない領域は、レジストマスク８４９で覆っておく。なお、レジストマスクで覆わ
れていない領域において、所望の膜厚の半導体層が残存するように、エッチング条件を制
御する必要がある。半導体層８０１、８０３のエッチングは、レジストマスク８４９が形
成された側から絶縁層８０２側へ、垂直方向を主体として行われるのが好ましい。エッチ
ング後、形成された半導体層８０５及び半導体層８１３は凹凸を有し、凸部は後にソース
電極又はドレイン電極を形成する導電層８４０が接続される領域となる。なお、半導体層
をエッチングした後、レジストマスク８４９は除去する。
【０２２５】
半導体層８０５及び半導体層８１３の膜厚範囲は３０ｎｍ乃至２００ｎｍ（但し３０ｎ
ｍは除く）、好ましくは５０ｎｍ乃至１００ｎｍとする。そして、半導体層８０５及び半
導体層８１３のエッチングされた領域を膜厚３０ｎｍ乃至１５０ｎｍ（但し３０ｎｍは除
く）程度、好ましくは５０ｎｍ乃至７０ｎｍ程度とする。
【０２２６】
なお、半導体層８０１、８０３を選択的にエッチングして異なる膜厚の領域を形成する
際、レジストマスク８４９に覆われていない領域の側面絶縁層１１２もほぼ同じ高さにな
るようにエッチングするのが好ましい（図２０（Ｂ）、図２１（Ｃ）参照）。これは、半
導体層８０１、８０３及び側面絶縁層８１２、８２０のエッチングレートが略同じになる
ようなエッチング条件、つまりエッチングの選択比を１に近い条件とすればよい。
【０２２７】
なお、後に完成する薄膜トランジスタの閾値電圧を制御するため、半導体層８０５、８
１３に低濃度の一導電型を付与する不純物元素を添加してもよい。この場合は、完成する
薄膜トランジスタのチャネル形成領域にも不純物元素が添加されることになる。一導電型
を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元
素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物
元素を用いることができる。例えば、不純物元素として、ボロンを１×１０^１６ｃｍ^−３
乃至１×１０^１８ｃｍ^−３の濃度で半導体層８０５、８１３に含まれるように添加するこ
とが可能である。このとき、半導体層８０５、８１３には、異なる濃度の不純物元素を添
加してもよいし、異なる導電型の不純物元素を添加してもよい。
【０２２８】
次に、半導体層８０５及びその側面と接する側面絶縁層８１２、並びに半導体層８１３
及びその側面と接する側面絶縁層８２０上に絶縁層８２２を形成する（図１６（Ｄ）、図
２１（Ｄ）参照）。
【０２２９】
絶縁層８２２は、ＣＶＤ法やスパッタリング法、ＡＬＤ法により、酸化シリコン、窒化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形
成する。好ましくは、半導体層８０５の側面と接する側面絶縁層８１２、及び半導体層８
１３の側面と接する側面絶縁層８２０よりも誘電率が大きい材料を用いて形成するとよい
。絶縁層８２２は、上述した材料のうち１つ又は複数を用いて単層構造又は積層構造で形
成する。また、絶縁層８２２は、高密度プラズマ処理による半導体層８０５、８１３の固
相酸化若しくは固相窒化で形成してもよい。絶縁層８２２はゲート絶縁層として機能する
。絶縁層８２２の膜厚は１ｎｍ乃至５０ｎｍ、好ましくは１ｎｍ乃至２０ｎｍ、より好ま
しくは１ｎｍ乃至１０ｎｍとする。
【０２３０】
次に、絶縁層８２２を介して半導体層８０５、半導体層８１３上に、ゲート電極として
機能する導電層８２４、導電層８２６を、それぞれ積層形成する（図１７（Ａ）、図２０
（Ｃ）、図２２（Ａ）参照）。なお、ゲート電極を形成する導電層８２４、８２６は、半
導体層８０５、８１３において、選択的にエッチングされた領域上に形成する。
【０２３１】
ゲート電極を形成する導電層は、ＣＶＤ法やスパッタリング法により、タンタル（Ｔａ
）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アル
ミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を
含む合金材料若しくは化合物材料を用いて基板全面に導電層を形成した後、当該導電層を
選択的にエッチングして形成することができる。また、リン等の一導電型を付与する不純
物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもでき
る。なお、ゲート電極を形成する導電層は単層構造でも３層以上の積層構造でもよい。ま
た、導電層の側面をテーパ形状としてもよい。ゲート電極を導電層の積層構造とする場合
、下層の導電層の幅を大きくしてもよいし、各層の側面を異なる角度のテーパ形状として
もよい。
【０２３２】
本実施の形態では、導電層を基板上全面に成膜した後、該導電層を選択的にエッチング
して所望の形状に加工して導電層８２４、８２６を形成している。ここでは、島状の半導
体層８０５、８１３を、分離した導電層がそれぞれ横断するように、基板全面に形成した
導電層をエッチング加工している。このとき、分離した導電層は、島状の半導体層８０５
、８１３と重ならない領域で一体となるように加工する。つまり、連続する導電層から枝
分かれした２本の導電層が、それぞれ島状の半導体層８０５、８１３を横断するように形
成している。
【０２３３】
次に、半導体層８１３上を覆うようにレジストマスク８５０を選択的に形成し、当該レ
ジストマスク８５０、導電層８２４及び導電層８２６をマスクとして、半導体層８０５に
第１の濃度の一導電型を付与する不純物元素８５１を添加して、不純物領域８０７を形成
する（図１７（Ｂ）、図２０（Ｃ）参照）。ここでは、導電層８２４、８２６をマスクと
して不純物元素８５１を添加し、自己整合的に一対の不純物領域８０７と、当該一対の不
純物領域８０７の間に位置するチャネル形成領域８０６を形成する。不純物元素８５１と
しては、リンやヒ素等のｎ型を付与する不純物元素、ボロンやアルミニウム、ガリウム等
のｐ型を付与する不純物元素等を用いることができる。ここでは、不純物元素８５１とし
て、リン（Ｐ）を添加する。なお、不純物領域８０７は、後のＬＤＤ領域として機能する
低濃度不純物領域の一部を形成する。また、導電層８２４、８２６下の半導体層８０５に
は、チャネル形成領域８０６が形成される。よって、チャネル形成領域８０６は、半導体
層８０５において選択的にエッチングされた領域に形成される。
【０２３４】
次に、半導体層８０５上を覆うようにレジストマスク８５２を選択的に形成し、当該レ
ジストマスク８５２、導電層８２４、導電層８２６をマスクとして、半導体層８１３に第
２の濃度の一導電型を付与する不純物元素８５３を添加して、不純物領域８１５を形成す
る（図１７（Ｃ）、図２０（Ｃ）参照）。ここでは、導電層８２４、８２６をマスクとし
て不純物元素を添加し、自己整合的に一対の不純物領域８１５と、当該一対の不純物領域
８１５の間に位置するチャネル形成領域８１４を形成する。不純物元素８５３は、先に半
導体層８０５に添加した不純物元素８５１と異なる導電型の元素を添加するものとする。
本実施の形態では、ボロン（Ｂ）を添加する。なお、不純物領域８１５は、後のＬＤＤ領
域として機能する低濃度不純物領域の一部を形成する。また、導電層８２４、８２６下の
半導体層８１３には、チャネル形成領域８１４が形成される。よって、チャネル形成領域
８１４は、半導体層８１３において選択的にエッチングされた領域に形成される。
【０２３５】
次に、導電層８２４及び導電層８２６の側面と接するサイドウォール絶縁層８２８を形
成する（図１７（Ｄ）、図２０（Ｃ）、図２２（Ａ）参照）。サイドウォール絶縁層８２
８は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリ
コン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて、単層構造又は
積層構造の絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより
選択的にエッチングして、導電層８２４及び導電層８２６の側面に形成することができる
。ここでは、サイドウォール絶縁層８２８は、導電層８２４、８２６の側面と接しない面
を湾曲状に形成する。具体的には、任意の曲率を有し、接する導電層８２４、８２６の側
面に対して凸形状に湾曲するように形成する。もちろん、本発明は特に限定されず、サイ
ドウォール絶縁層８２８は丸みを帯びた形状でなく、角を有する形状としてよい。なお、
サイドウォール絶縁層８２８は、ＬＤＤ領域として機能する低濃度不純物領域を形成する
際のドーピング用マスクとして用いることができる。
【０２３６】
また、サイドウォール絶縁層８２８を形成する際のエッチングにより下層の絶縁層８２
２もエッチングして、半導体層８０５及び半導体層の一部、詳しくはサイドウォール絶縁
層８２８と重ならない領域を選択的に露出させる。絶縁層８２２は、サイドウォール絶縁
層８２８及び導電層８２４、８２６、並びに半導体層８０３又は半導体層８１３が重なる
領域に残存する。また、サイドウォール絶縁層８２８を形成する際のエッチング条件によ
っては、半導体層８０５、８１３上層もエッチングされて膜厚が減少する場合もある。
【０２３７】
次に、半導体層８１３上を覆うようにレジストマスク８５４を選択的に形成する。当該
レジストマスク８５４、導電層８２４、８２６及びその側面に接するサイドウォール絶縁
層８２８をマスクとして、半導体層８０５に第３の濃度の一導電型を付与する不純物元素
８５５を添加する（図１８（Ａ）、図２０（Ｃ）参照）。ここでは、導電層８２４、８２
６及びその側面に接するサイドウォール絶縁層８２８をマスクとして半導体層８０５に不
純物元素８５５を添加し、自己整合的に一対の高濃度不純物領域８０９、一対の低濃度不
純物領域８０８を形成する。高濃度不純物領域８０９はソース領域又はドレイン領域とし
て機能し、低濃度不純物領域８０８はＬＤＤ領域として機能する。不純物元素８５５は、
先に半導体層８０５に添加した不純物元素８５１と同じ導電型の不純物元素を添加するも
のとする。本実施の形態ではリン（Ｐ）を添加する。また、第１の濃度と比較して、第３
の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域８０９には、低濃度
不純物領域８０８と比較して高い濃度の不純物元素が添加される。
【０２３８】
次に、半導体層８０５上を覆うようにレジストマスク８５６を選択的に形成する。当該
レジストマスク８５６、導電層８２４、８２６及びその側面と接するサイドウォール絶縁
層８２８をマスクとして、半導体層８１３に第４の濃度の一導電型を付与する不純物元素
８５７を添加する（図１８（Ｂ）、図２０（Ｃ）参照）。ここでは、導電層８２４、８２
６及びその側面に接するサイドウォール絶縁層８２８をマスクとして半導体層８１３に不
純物元素８５５を添加し、自己整合的に一対の高濃度不純物領域８１７、一対の低濃度不
純物領域８１６を形成する。高濃度不純物領域８１７はソース領域又はドレイン領域とし
て機能し、低濃度不純物領域８１６はＬＤＤ領域として機能する。不純物元素８５７は、
先に半導体層８１３に添加した不純物元素８５３と同じ導電型の不純物元素を添加するも
のとする。本実施の形態では、ボロン（Ｂ）を添加する。また、第２の濃度と比較して、
第４の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域８１７には、低
濃度不純物領域８１６と比較して高い濃度の不純物元素が添加される。
【０２３９】
以上により、半導体層８０５にソース領域又はドレイン領域として機能する高濃度不純
物領域８０９と、ＬＤＤ領域として機能する低濃度不純物領域８０８と、チャネル形成領
域８０６が形成される。また、半導体層８１３にソース領域又はドレイン領域として機能
する高濃度不純物領域８１７と、ＬＤＤ領域として機能する低濃度不純物領域８１６と、
チャネル形成領域８１４が形成される。本実施の形態では、チャネル形成領域８０６、８
１４は、導電層８２４、８２６を用いて自己整合的に形成することができる。また、低濃
度不純物領域８０８、８１６は、導電層８２４、８２６及びその側面と接するサイドウォ
ール絶縁層８２８を用いて自己整合的に形成することができる。
【０２４０】
次に、露出させた半導体層８０５、８１３上に金属層８６０を形成する（図１９（Ａ）
参照）。
【０２４１】
金属層８６０は、少なくとも露出させた半導体層８０５、８１３上に形成する。ここで
は、基板全面に金属層８６０を形成する。金属層８６０は、半導体層と反応してシリサイ
ドを形成する材料を用いて形成すればよく、例えばニッケル、チタン、コバルト、白金等
の金属元素又は当該金属元素を含む合金材料を用いて、スパッタリング法等により形成す
ればよい。なお、金属層８６０の膜厚は、形成したいシリサイド領域の形状、膜厚等によ
り、適宜選択すればよい。金属層８６０を形成する際に、露出させた半導体層上に自然酸
化膜が形成されている場合は、自然酸化膜を除去してから形成する。
【０２４２】
次に、熱処理を行うことにより、半導体層８０５の一部にシリサイド領域８６１、半導
体層８１３の一部にシリサイド領域８６３を形成する（図１９（Ｂ）、図２０（Ｄ）参照
）。
【０２４３】
シリサイド領域８６１は、熱処理を行うことにより、半導体層８０５及び金属層８６０
、並びに半導体層８１３及び金属層８６０が接する領域が反応し、該領域の半導体層の一
部がシリサイド化して形成される。なお、本実施の形態では、半導体層８０５に形成され
ている高濃度不純物領域８０９の一部はシリサイド化されて領域が減少し、高濃度不純物
領域８１０となる。同様に、半導体層８１３に形成されている高濃度不純物領域８１７の
一部はシリサイド化されて領域が減少し、高濃度不純物領域８１８となる。なお、シリサ
イド領域は、高濃度不純物領域の一部に形成されているともいえる。熱処理は、ＲＴＡ又
はファーネスアニール炉を用いればよい。
【０２４４】
なお、シリサイド領域８６１、８６３の膜厚、形状等は、金属層８６０の膜厚、熱処理
時間、熱処理温度等を適宜制御することによって選択できる。本実施の形態では、シリサ
イド領域８６１、８６３は、それぞれ半導体層８０５、８１３に形成されたチャネル形成
領域８０６、８１４の膜厚未満となるように形成されている例を示す。なお、半導体層層
８０５、８１３において、ゲート電極を形成する導電層８２４、８２６及びその側面と接
するサイドウォール絶縁層８２８と重ならない領域全体をシリサイド化してもよい。また
、サイドウォール絶縁層８２８と重なる領域まで入り込んでシリサイド領域が形成されて
もよいが、チャネル形成領域まではシリサイド化されないようにする。
【０２４５】
所望のシリサイド領域８６１、８６３を形成した後、未反応の金属層をエッチングによ
り除去する。例えば、本実施の形態では基板全面に金属層を形成しているので、絶縁層８
０２、側面絶縁層８１２、８２０、サイドウォール絶縁層８２８、導電層８２６上に形成
された金属層を除去する。また、シリサイド領域８６１、８６３上に未反応の金属層が残
存する場合は、その金属層も除去する。
【０２４６】
次に、基板８００上に設けられた絶縁層や導電層等を覆うように絶縁層８３６、絶縁層
８３８を形成し、当該絶縁層８３８上に半導体層８０５に形成された高濃度不純物領域８
１０、半導体層８１３に形成された高濃度不純物領域８１８と電気的に接続される導電層
８４０を形成する（図１９（Ｃ）、図２０（Ｄ）、図２２（Ｂ）参照）。導電層８４０は
ソース電極又はドレイン電極として機能する。
【０２４７】
絶縁層８３６、８３８は、ＣＶＤ法やスパッタリング法、ＡＬＤ法、塗布法等により、
酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素若しくは窒
素を含む無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材
料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、
アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。
なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、
シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なく
とも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基とし
て、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機
基と、フルオロ基とを用いてもよい。また、絶縁層８３６、８３８は、ＣＶＤ法やスパッ
タリング法、ＡＬＤ法を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素
雰囲気下で高密度プラズマ処理を行うことにより形成してもよい。ここでは、導電層８２
６等の上層に絶縁層８３６、８３８の２層の積層構造を形成しているが、単層構造として
も３層以上の積層構造としてもよい。
【０２４８】
絶縁層８３６、８３８に、チャネル形成領域８０６と比較して膜厚が大きい領域に形成
されたシリサイド領域８６１に達する開口を形成する。同様に、チャネル形成領域８１４
と比較して膜厚が大きい領域に形成されたシリサイド領域８６３に達する開口を形成する
。開口は、適宜ドライエッチングやウェットエッチングを利用して形成する。そして、開
口を介して高濃度不純物領域と電気的に接続されるように、ソース電極又はドレイン電極
を形成する導電層８４０を形成する。
【０２４９】
導電層８４０は、ＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タン
グステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（
Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオ
ジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む
合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウム
を含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は
、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金
材料があげられる。導電層８４０は、例えば、バリア層とアルミニウムシリコン（Ａｌ−
Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒
化チタン（ＴｉＮ）層とバリア層の積層構造を採用することができる。なお、バリア層と
は、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当
する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層８
４０を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミ
ニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。
【０２５０】
導電層８４０は、半導体層８０５においてチャネル形成領域８０６よりも膜厚が大きい
領域と接して電気的に接続されるように形成する。同様に、半導体層８１３においてもチ
ャネル形成領域８１４よりも膜厚が大きい領域と接して電気的に接続されるように形成す
る。このようにすることで、導電層８４０を形成するため絶縁層８３６、８３８に開口を
形成する際に、半導体層８０５、８１３が一部消失するような不良を防止することができ
、製造工程における歩留まりの低下を防止できる。また、導電層８４０は、シリサイド領
域８６１又はシリサイド領域８６３を間に介して、高濃度不純物領域８１０又は高濃度不
純物領域８１８と電気的に接続されるため、コンタクト抵抗（導電層及び半導体層の接触
抵抗）を低減することができ、消費電力を低減させることができる。
【０２５１】
以上により、半導体層８０５を用いて形成されたｎチャネルトランジスタ８７０及び半
導体層８１３を用いて形成されたｐチャネルトランジスタ８８０を具備する半導体装置を
作製することができる。本実施の形態では、半導体層８０５に形成された高濃度不純物領
域８１０と電気的に接続される導電層８４０と、半導体層８１３に形成された高濃度不純
物領域８１８と電気的に接続される導電層８４０と、を電気的に接続させることによって
、ｎチャネルトランジスタ及びｐチャネルトランジスタを有するＣＭＯＳ回路を形成して
いる。
【０２５２】
なお、本実施の形態では相異なる導電型を有する２つの薄膜トランジスタを具備するＣ
ＭＯＳ回路を作製する例を示したが、本発明は特に限定されない。例えば、複数のｎチャ
ネル薄膜トランジスタを具備するｎＭＯＳ回路、複数のｐチャネル薄膜トランジスタを具
備するｐＭＯＳ回路等を作製することもできる。ｎＭＯＳ回路、ｐＭＯＳ回路等は、半導
体層に添加する不純物元素を適宜選択すればよい。また、本発明に係るＣＭＯＳ回路を構
成する薄膜トランジスタは、本実施の形態に示す薄膜トランジスタの構成に限定されず、
他の実施形態で示した薄膜トランジスタを、適宜適用することができる。
【０２５３】
本発明を適用した半導体装置は、導電層及び半導体層の接続に起因する不良を防止する
ことができる。また、半導体層の端部の形状及び特性等の影響による不良を防止、低減す
ることができる。よって、半導体装置を歩留まり良く製造することができる。また、半導
体装置の信頼性を向上させることも可能になる。さらに、半導体層及び電極（配線）のコ
ンタクト抵抗を低減することができるため、低消費電力化を実現することができる。
【０２５４】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることがで
きる。
【０２５５】
（実施の形態６）
本発明に係る半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｕｎｉｔ）等の集積回路に適用することができる。本実施の形態では、図１５に
示した半導体装置を適用したＣＰＵの例に関して、図面を用いて以下に説明する。
【０２５６】
図２３に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ Ｃｏｎｔｒ
ｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）３６０
３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミン
グ制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅ
ｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）３６０７、
バスインターフェース（Ｂｕｓ Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、Ｒ
ＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）３６２０を主に有している。また、ＲＯＭ３６
０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３
６６０を構成する様々な回路は、上記実施の形態１乃至５に示される薄膜トランジスタ、
当該薄膜トランジスタを組み合わせたＣＭＯＳ回路、ｎＭＯＳ回路、ｐＭＯＳ回路等を用
いて構成することが可能である。
【０２５７】
なお、図２３に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実
際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用
するＣＰＵの構成は、図２３に示すものに限定されるものではない。
【０２５８】
バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析
部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制
御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０２５９】
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、
タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に
演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成
する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の
入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処
理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状
態に応じてレジスタ３６０６の読み出しや書き込みを行う。
【０２６０】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２
、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイ
ミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信
号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部
クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２６１】
また、図２４には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置
、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３
７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号
を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び
信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例
えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインター
フェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号
とのやりとりを行う。
【０２６２】
その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路
、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けるこ
とができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さ
らに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成す
る必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路
３７０３をＩＣチップにより形成し、実装してもよい。
【０２６３】
なお、本実施の形態では、本発明に係る半導体装置をＣＰＵに適用する例を説明したが
、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機
発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することが
できる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響
再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、
携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製す
ることも可能である。
【０２６４】
本発明を適用した半導体装置は、歩留まり良く製造することが可能である。また、ゲー
ト絶縁層を薄膜化した場合でも不良を防止・低減することができ、高速での回路駆動が実
現できる。
【０２６５】
また、上記実施の形態２乃至５に示すようなシリサイド領域を有する構成のトランジス
タを適用した場合、コンタクト抵抗を低減できるため、信号遅延等を防止できる。よって
、より高速での回路駆動が可能となる。
【０２６６】
（実施の形態７）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明
する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、
図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の
形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、
電子タグまたは無線チップとも呼ばれる。
【０２６７】
本実施の形態で示す半導体装置の上面構造の一例について、図２６（Ａ）を参照して説
明する。図２６に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数の薄
膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する
導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路
２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至
４で示した本発明に係る薄膜トランジスタを適用することができる。
【０２６８】
また、図２６（Ｂ）、（Ｃ）に図２６（Ａ）の断面の模式図を示す。アンテナとして機
能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく
、例えば、上記実施の形態５で示した構造の上方に、絶縁層２１３０を介してアンテナと
して機能する導電層２１３２を設けることができる（図２６（Ｂ）参照）。他にも、アン
テナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及
び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けるこ
とができる（図２６（Ｃ）参照）。図２６（Ｃ）では、絶縁層２１３０上に設けられた導
電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３
５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
【０２６９】
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、
電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限
られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電
磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
【０２７０】
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば
、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場
合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長
さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例え
ば、ダイポールアンテナ（図２７（Ａ）参照））、平坦な形状（例えば、パッチアンテナ
（図２７（Ｂ）参照）またはリボン型の形状（図２７（Ｃ）、（Ｄ）参照））等に形成す
ることができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られ
ず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けて
もよい。
【０２７１】
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷や
グラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材
料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）
、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タン
タル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若し
くは化合物材料で、単層構造又は積層構造で形成する。
【０２７２】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する
場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導
電性のペーストを選択的に印刷することによって設けることができる。導電体粒子として
は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウ
ム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか
一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができ
る。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤
および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる
。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の
形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電
性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ
以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬
化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とす
る微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい
。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２７３】
本発明を適用することで、非接触でデータの入出力が可能で、且つ小型な半導体装置を
歩留まり良く製造することができる。また、信頼性を向上させることも可能である。
【０２７４】
次に、本実施の形態に係る半導体装置の動作例について説明する。
【０２７５】
半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源
回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調
回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有し
ている（図２８（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、デー
タ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２
は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成
する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各
種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回
路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変
調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判
定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、
コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞ
れ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当す
るコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定され
たコードに基づいて送信エラー等の有無を検出する回路である。図２８（Ａ）では、制御
回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。
【０２７６】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により
無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電
源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回
路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復
調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３
およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御
回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定
回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内
に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユ
ニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報
はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお
、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳとい
う）は共通であり、ＶＳＳはＧＮＤとすることができる。
【０２７７】
このように、リーダ／ライタから半導体装置２１８０に信号を送り、当該半導体装置２
１８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデ
ータを読み取ることが可能となる。
【０２７８】
また、半導体装置２１８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載
せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電
源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０２７９】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する
。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物
３２２０の側面には半導体装置３２３０が設けられる（図２８（Ｂ）参照）。品物３２２
０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品
物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の
商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際
にリーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、
該商品３２６０の検品を行うことができる（図２８（Ｃ）参照）。半導体装置３２３０、
半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。こ
のように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行
うことができ、高機能化と高付加価値化を実現する。
【０２８０】
なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象
物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも
適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装
用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用
品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図２５
を用いて説明する。
【０２８１】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用する
もの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す
（図２５（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図２５（Ｂ）参照）
。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図２５（Ｃ）参照）。包
装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図２５（Ｄ）参照）。書籍
類とは、書物、本等を指す（図２５（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオ
テープ等を指す（図２５（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図
２５（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図２５（Ｈ））。食品類とは、
食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健
康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬
等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像
機、薄型テレビ受像機）、携帯電話機等を指す。
【０２８２】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けること
により、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の
回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検
品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品
類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難を防止することがで
きる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１
８０の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本
の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込め
ばよい。
【０２８３】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子
機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効
率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防
止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識
別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を
埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の
体温等の健康状態を容易に管理することが可能となる。
【０２８４】
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
【０２８５】
（実施の形態８）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図３０を
用いて説明する。具体的には、半導体装置として、不揮発性半導体記憶装置の１つである
メモリトランジスタの例を説明する。
【０２８６】
本実施の形態で示すメモリトランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と類
似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けら
れている。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから
浮遊ゲート電極とも呼ばれる。浮遊ゲート電極上には、絶縁層を介して制御ゲート電極を
備えている。
【０２８７】
上記のような構造を有するメモリトランジスタは、制御ゲート電極に印加する電圧によ
り、浮遊ゲート電極に電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲ
ート電極に保持させる電荷の出し入れにより、データを記憶する仕組みになっている。浮
遊ゲート電極への電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、
制御ゲート電極の間に高電圧を印加する。このときチャネル形成領域上の絶縁層には、フ
ァウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電
流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。チャネル形成領域上
に設けられる絶縁層は、トンネル絶縁層とも呼ばれている。
【０２８８】
図３０に、本実施の形態に係る半導体装置である不揮発性半導体記憶装置の主要な構成
を説明するための上面図及び断面図を示す。図３０は、特にメモリトランジスタの構成を
示しており、図３０（Ａ）は上面図、図３０（Ｂ）は図３０（Ａ）における破線ＯＰ間の
断面図、図３０（Ｃ）は図３０（Ａ）における破線ＱＲ間の断面図を示している。なお、
図３０（Ａ）は、一部薄膜等を省略している。
【０２８９】
図３０に示す不揮発性半導体記憶装置は、基板５０２上に絶縁層５０４を介して設けら
れたメモリトランジスタ５００を有している。メモリトランジスタ５００は、島状に設け
られた半導体層５０５と、当該半導体層の側面と接して設けられた側面絶縁層５１２と、
半導体層５０５の一表面上に順に設けられた第１絶縁層５１４、浮遊ゲート電極を形成す
る電荷蓄積層５１６、第２絶縁層５１７、制御ゲート電極を形成する導電層５１８の積層
構造と、半導体層５０５上に絶縁層５５０を介して設けられたソース電極又はドレイン電
極を形成する導電層５２２と、を有している。第１絶縁層５１４、電荷蓄積層５１６、第
２絶縁層５１７、導電層５１８の積層構造の側面と接してサイドウォール絶縁層５２６が
形成されている。また、導電層５２２は、絶縁層５５０を介して半導体層５０５と電気的
に接続されている。
【０２９０】
島状に設けられた半導体層５０５は、異なる膜厚の領域を有する。半導体層５０５の膜
厚は３０ｎｍ乃至２００ｎｍ（但し３０ｎｍは除く）、好ましくは５０ｎｍ乃至１００ｎ
ｍとする。また、半導体層５０５において薄い領域の膜厚は３０ｎｍ乃至１５０ｎｍ（但
し３０ｎｍは除く）、好ましくは５０ｎｍ乃至７０ｎｍとする。また、半導体層５０５の
端部は、上記実施の形態と同様、テーパ形状とすることができる。
【０２９１】
また、半導体層５０５は、チャネル形成領域５０６と、ＬＤＤ領域として機能する一対
の低濃度不純物領域５０８と、ソース領域又はドレイン領域として機能する一対の高濃度
不純物領域５１１と、高濃度不純物領域５１１上に接するシリサイド領域５２４を有する
。シリサイド領域５２４は、高濃度不純物領域の一部に形成されているともいえる。チャ
ネル形成領域５０６は、半導体層５０５において薄い膜厚の領域に形成される。シリサイ
ド領域５２４を含む高濃度不純物領域は、半導体層５０５において厚い膜厚の領域に形成
される。よって、シリサイド領域５２４を含む高濃度不純物領域の膜厚は、チャネル形成
領域５０６よりも厚くなっている。
【０２９２】
シリサイド領域５２４は、少なくともその一部が、半導体層５０５においてチャネル形
成領域５０６よりも膜厚が大きい領域に形成される。また、シリサイド領域５２４は、半
導体層５０５において高濃度不純物領域５１１上に接する領域で、且つ半導体層５０５、
並びにサイドウォール絶縁層５２６及び導電層５１８が重ならない領域に形成されている
。ソース電極又はドレイン電極として機能する導電層５２２はシリサイド領域５２４に接
し、当該シリサイド領域５２４を間に介して高濃度不純物領域５１１と電気的に接続され
ている。半導体層５０５において、ソース電極又はドレイン電極として機能する導電層５
２２及び高濃度不純物領域５１１を電気的に接続させる際に、シリサイド領域５２４を間
に介する構造とすることで、コンタクト抵抗（半導体層及び導電層の接触抵抗）を低減す
ることができる。また、シリサイド領域を形成することで、ソース領域又はドレイン領域
として機能する不純物領域の低抵抗化を図ることができる。このようにシリサイド領域を
設けることで、完成する半導体装置の信号遅延防止や低消費電力化、並びに動作特性の劣
化防止が可能になる。
【０２９３】
また、ソース電極又はドレイン電極として機能する導電層５２２を、半導体層５０５に
おいてチャネル形成領域５０６よりも膜厚が大きい領域と接するように形成することで、
チャネル形成領域５０６を薄膜とする場合も、絶縁層５５０に導電層５２２を形成するた
めの開口を形成する際に、形成する開口近傍の半導体層（高濃度不純物領域）まで除去さ
れてしまうことを防止できる。よって、製造工程における歩留まりの低下を抑制できる。
【０２９４】
なお、チャネル形成領域５０６は、半導体層５０５において導電層５２２が接続される
領域と比較して、薄い膜厚の領域に形成されている。チャネル形成領域５０６の膜厚は３
０ｎｍ乃至１５０ｎｍ（但し３０ｎｍは除く）程度、好ましくは５０ｎｍ乃至７０ｎｍ程
度とする。
【０２９５】
また、メモリトランジスタを構成する半導体層は図３０に示す構造に限定されず、上記
実施の形態１乃至５で示したいずれの半導体層の構成を適用してもよい。例えば、シリサ
イド領域は形成されなくともよいし、ソース領域又はドレイン領域として機能する不純物
領域全体がシリサイド化されていてもよい。
【０２９６】
また、ここでは半導体層５０５にＬＤＤ領域として機能する低濃度不純物領域を形成す
る例を示すが、本発明は特に限定されず、ＬＤＤ領域は形成しなくともよい。ＬＤＤ領域
を形成しない場合は、半導体層はソース領域又はドレイン領域として機能する一対の不純
物領域の間に接してチャネル形成領域を有する構成となればよい。
【０２９７】
半導体層５０５に形成されたチャネル形成領域５０６上には、第１絶縁層５１４、電荷
蓄積層５１６、第２絶縁層５１７、導電層５１８が積層形成されている。また、これらの
積層構造は、島状の半導体層５０５を横断するように設けられている。第１絶縁層５１４
はトンネル絶縁層として機能し、電荷蓄積層５１６は浮遊ゲート電極として機能する。第
２絶縁層５１７はコントロール絶縁層として機能し、導電層５１８は制御ゲート電極とし
て機能する。なお、ここでは第１絶縁層５１４、電荷蓄積層５１６、第２絶縁層５１７、
導電層５１８の各層を単層構造で形成する例を示すが、本発明は特に限定されず２層以上
の積層構造としてもよい。
【０２９８】
島状に設けられた半導体層５０５の側面と接して側面絶縁層５１２が形成されている。
図３０に示されるように、半導体層５０５において電荷蓄積層５１６、導電層５１８が横
断する領域（電荷蓄積層５１６等が半導体層５０５端部を乗り越える領域）では、半導体
層５０５及びその側面と接して形成された側面絶縁層５１２上にトンネル絶縁層として機
能する第１絶縁層５１４が形成されている。よって、半導体層５０５の端部、特に半導体
層５０５端部と電荷蓄積層５１６等が重畳する領域（電荷蓄積層５１６が半導体層５０５
端部を乗り越える領域）における絶縁層の被覆不良に起因した不良、例えばリーク電流の
発生、静電破壊等を防止することができる。また、メモリトランジスタは動作させるため
に高電圧を印加させるため、半導体層端部に局所的な電界集中が起きやすいが、本発明の
ような構成とすることで電界集中を緩和することができ、局所的劣化を抑制することがで
きる。その結果、完成する不揮発性半導体記憶装置の信頼性を向上させることが可能とな
る。
【０２９９】
半導体層５０５は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好
ましい。例えば、ＣＶＤ法やスパッタリング法によって基板全面に非晶質半導体層を形成
し、当該半導体層を結晶化させた後、所望の形状にエッチング加工して形成することがで
きる。半導体材料としてはシリコンを主成分とする材料を用いるのが好ましく、具体的に
は、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニ
ウムを用いて形成してもよい。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱ア
ニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属
元素を用いる結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。
また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板
を用い、絶縁表面に設けられた単結晶半導体層を加工して半導体層５０５を形成してもよ
い。
【０３００】
半導体層５０５にはチャネル形成領域５０６、低濃度不純物領域５０８、高濃度不純物
領域５１１、シリサイド領域５２４が形成されている。チャネル形成領域５０６は一対の
高濃度不純物領域５１１の間に位置しており、低濃度不純物領域５０８はチャネル形成領
域５０６と高濃度不純物領域５１１の間にそれぞれ位置している。シリサイド領域５２４
は、高濃度不純物領域５１１上に位置している。
【０３０１】
低濃度不純物領域５０８には一導電型を付与する不純物元素が第１の濃度で添加されて
おり、高濃度不純物領域５１１には一導電型を付与する不純物元素が第２の濃度で添加さ
れている。低濃度不純物領域５０８及び高濃度不純物領域には同じ導電型の不純物元素が
添加されている。また、第１の濃度と比較して、第２の濃度を高くして不純物元素が添加
されている。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を
付与する元素を用いることができる。
【０３０２】
なお、チャネル形成領域５０６に、メモリトランジスタの閾値電圧を制御するための一
導電型を付与する不純物元素を添加してもよい。チャネル形成領域５０６に所定の濃度の
不純物元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾
値電圧とすることが可能である。
【０３０３】
また、シリサイド領域５２４に、高濃度不純物領域５１１と同程度の不純物元素が添加
されていてもよい。
【０３０４】
側面絶縁層５１２は、半導体層が埋め込まれるように絶縁層を形成し、当該絶縁層を、
垂直方向を主体とした異方性エッチングにより選択的にエッチングして形成する。例えば
、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、Ｓｉ
ＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成することができる。なお、側面絶縁
層５１２は、半導体層を島状に形成した後、該半導体層を選択的にエッチングして異なる
膜厚の領域を形成する前に形成するのが好ましい。
【０３０５】
第１絶縁層５１４は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化アルミニウム等を用いて単層構造又は積層構造で形成すればよい。第１絶縁層
５１４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により形成してもよいが、好ましく
は高密度プラズマ処理による固相酸化若しくは固相窒化で形成するとよい。これは、半導
体層をプラズマ処理による固相酸化若しくは固相窒化することで、緻密で絶縁耐圧が高い
薄膜が形成できるためである。第１絶縁層５１４はメモリトランジスタのトンネル絶縁層
として機能するため、薄いほどトンネル電流が流れやすくなり、また上層に形成される浮
遊ゲート電極に低電圧で電荷を蓄積することが可能になるため、緻密で絶縁耐圧が高い薄
膜を形成すると効果的である。また、第１絶縁層５１４は、ＣＶＤ法、スパッタリング法
、ＡＬＤ法等により形成した絶縁層に対して高密度プラズマ処理による固相酸化若しくは
固相窒化をして形成してもよい。第１絶縁層５１４の膜厚は１ｎｍ乃至５０ｎｍ、好まし
くは１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。
【０３０６】
電荷蓄積層５１６は第１絶縁層５１４上に単層構造又は積層構造で形成される。電荷蓄
積層５１６は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの半導体材料、シリコンを
主成分とする化合物、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブ
デン（Ｍｏ）等から選ばれた金属、これら金属を主成分とする合金、およびこれら金属を
主成分とする金属化合物（金属窒化物、金属酸化物等）から選ばれる材料を用いて形成す
ればよい。例えば、シリコンを主成分とする化合物として、窒化シリコン、窒化酸化シリ
コン、炭化シリコン、およびシリサイド（タングステンシリサイド、チタンシリサイド、
ニッケルシリサイド）などがある。半導体材料として、ｎ型またはｐ型のシリコン、およ
びゲルマニウムを１０原子％未満の濃度で含むシリコンゲルマニウムなどがある。金属の
化合物として、窒化タンタル、酸化タンタル、窒化タングステン、窒化チタン、酸化チタ
ンおよび酸化スズなどがある。また、シリコンを用いる場合は、リンやボロンなどの導電
性を付与する不純物を添加してもよい。
【０３０７】
また、電荷蓄積層５１６は、絶縁性であり、電荷を保持するトラップを有する層で形成
することもできる。例えばシリコン化合物、ゲルマニウム化合物を用いて形成することが
できる。シリコン化合物としては、窒化シリコン、酸化窒化シリコン、水素が添加された
酸化窒化シリコン等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添
加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加さ
れた窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化
合物等がある。
【０３０８】
第２絶縁層５１７は、電荷蓄積層５１６上に単層構造又は積層構造で形成される。第２
絶縁層５１７は、例えば、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シ
リコン、酸化アルミニウム等を用いて形成する。また、電荷蓄積層５１６に高密度プラズ
マ処理を行い、その表面を固相窒化した窒化膜（例えば、電荷蓄積層５１６としてシリコ
ンを用いた場合には窒化シリコン）を形成してもよい。第１絶縁層５１４又は第２絶縁層
５１７において、電荷蓄積層５１６と接する側の一方又は双方を窒化膜若しくは窒化処理
された層とすることで、電荷蓄積層５１６の酸化を防ぐことができる。
【０３０９】
導電層５１８は、第２絶縁層５１７上に単層構造又は積層構造で形成される。導電層５
１８は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）
、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元
素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる
。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表され
る半導体材料を用いることもできる。
【０３１０】
第１絶縁層５１４、電荷蓄積層５１６、第２絶縁層５１７、導電層５１８の側面と接し
てサイドウォール絶縁層５２６が形成されている。サイドウォール絶縁層５２６は、ＣＶ
Ｄ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化
酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて単層構造又は積層構造の絶
縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッ
チングして形成することができる。サイドウォール絶縁層５２６は、シリサイド領域を形
成する場合は、シリサイド用マスクとして機能する。また、ここではＬＤＤ領域を形成す
るドーピング用マスクとしても機能する。
【０３１１】
チャネル形成領域５０６は、絶縁層５１４を介して電荷蓄積層５１６、導電層５１８と
重なる領域に形成されている。つまり、電荷蓄積層５１６、導電層５１８は半導体層５０
５を横断するように、且つチャネル形成領域５０６上に設けられている。低濃度不純物領
域５０８は、サイドウォール絶縁層５２６と重なる領域に形成されている。高濃度不純物
領域５１１は、電荷蓄積層５１６、導電層５１８、サイドウォール絶縁層５２６と重なら
ない領域に形成されている。また、高濃度不純物領域５１１は、少なくともその一部が、
半導体層５０５においてチャネル形成領域よりも膜厚が大きい領域に形成される。
【０３１２】
ソース電極又はドレイン電極として機能する導電層５２２は、基板５０２上に設けられ
た絶縁層や導電層等を覆うように絶縁層５２０を形成した後、該絶縁層５２０を介して半
導体層５０５に形成された高濃度不純物領域５１１と電気的に接続されるように形成する
。
【０３１３】
絶縁層５２０は、ＣＶＤ法、スパッタリング法、ＡＬＤ法、塗布法、又はそれらの組み
合わせ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン
等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、
エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アク
リル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお
、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリ
コン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも
水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、
フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と
、フルオロ基とを用いてもよい。また、絶縁層５２０は、ＣＶＤ法やスパッタリング法等
を用いて絶縁層を形成した後、当該絶縁層に対して高密度プラズマ処理を行って形成して
もよい。
【０３１４】
導電層５２２は、ＣＶＤ法やスパッタリング法により、アルミニウム（Ａｌ）、タング
ステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎ
ｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）又はネオ
ジウム（Ｎｄ）から選ばれる金属元素、又は当該金属元素を含む合金材料若しくは化合物
材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては
、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分
とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。
【０３１５】
本発明を適用した不揮発性半導体記憶装置は、導電層及び半導体層の接続に起因する不
良、及び半導体層の端部の形状及び特性等の影響による不良を防止することができる。よ
って、歩留まり良く製造することが可能となり、また完成する不揮発性半導体記憶装置の
信頼性を向上させることができる。また、半導体層端部に起因するリーク電流を防止でき
、また局所的な電界集中を緩和することができるため、トンネル絶縁層として機能する絶
縁層を薄膜化することが可能である。よって、消費電力の低減を図ることができる。さら
に、半導体層及び電極（配線）のコンタクト抵抗を低減することで、消費電力の低減を図
ることができる。
【０３１６】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることがで
きる。
【符号の説明】
【０３１７】
１００ 薄膜トランジスタ
１０１ 半導体層
１０２ 基板
１０３ 半導体層
１０４ 絶縁層
１０５ 半導体層
１０６ チャネル形成領域
１０７ 低濃度不純物領域
１０８ 低濃度不純物領域
１１０ 高濃度不純物領域
１１２ 側面絶縁層
１１４ 絶縁層
１１６ 導電層
１１８ 導電層
１１９ ゲート電極
１２０ 絶縁層
１２２ 導電層
１３２ レジストマスク
１５０ 薄膜トランジスタ
１５５ 半導体層
１６０ 高濃度不純物領域
１６２ 側面絶縁層
１６４ レジストマスク

【特許請求の範囲】
【請求項１】
基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、
前記半導体層の側面に接して設けられた第１絶縁層と、
前記チャネル形成領域上に設けられ、前記半導体層を横断するように設けられたゲート電極と、
前記チャネル形成領域及び前記ゲート電極の間に設けられた第２絶縁層と、
前記半導体層及び前記ゲート電極上に形成された第３絶縁層と、
前記第３絶縁層を介して、前記不純物領域と電気的に接続される導電層と、
を有し、
前記不純物領域は前記チャネル形成領域と比較して膜厚が大きい領域を有し、且つ前記膜厚が大きい領域で前記導電層が接続されており、
前記第２絶縁層は、少なくとも前記ゲート電極が重畳する領域の前記半導体層の側面に設けられた前記第１絶縁層を覆うことを特徴とする半導体装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【公開番号】特開２０１３−５５３４８（Ｐ２０１３−５５３４８Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１２−２４８１８２（Ｐ２０１２−２４８１８２）
【出願日】平成２４年１１月１２日（２０１２．１１．１２）
【分割の表示】特願２００７−１６２５９（Ｐ２００７−１６２５９）の分割
【原出願日】平成１９年１月２６日（２００７．１．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】