【課題】微細化と、オン特性を改善する、炭化珪素トランジスタ装置の製造方法の提供。
【解決手段】高濃度ｎ型炭化珪素基板２上に、低濃度ｎ型ドリフト層３と高濃度ｐ型層１０をエピタキシャル成長する工程と、高濃度ｐ型層１０の一部を除去離間した複数の高濃度ｐ型ゲート領域４を形成する工程と、互いに隣り合った高濃度ｐ型ゲート領域４の間に位置するチャネル領域７、高濃度ｐ型ゲート領域４及びゲート電極領域１０の全面を覆う低濃度ｎ型ドリフト層３よりも低い不純物濃度の低濃度ｎ型領域１１をエピタキシャル成長する工程と、低濃度ｎ型領域１１の一部を除去する工程と、低濃度ｎ型領域１１の表面にイオン注入し高濃度ｎ型ソース領域５を形成する工程と、高濃度ｎ型ソース領域５上にソース電極６を、高濃度ｎ型炭化珪素基板２の裏面にドレイン電極１を、ゲート電極領域１０にゲート電極８を形成する工程を含む炭化珪素トランジスタ装置の製造方法。 （もっと読む）

【課題】 立ち上がり電圧低減と高耐圧実現の両立を可能とする構造を提案する。
【解決手段】 ＳｉＣ縦型ダイオードにおいて、カソード電極２１と、ｎ^＋＋カソード層１０と、ｎ^＋＋カソード層上のｎ⁻ドリフト層１１と、一対のｐ^＋領域１２と、ｎ⁻ドリフト層１１とｐ^＋領域１２の間に形成され、且つ一対のｐ^＋領域１２に挟まれたｎ^＋チャネル領域１６と、ｎ^＋＋アノード領域１４と、ｎ^＋＋アノード領域１４とｐ^＋領域１２に形成されたアノード電極２２を備える。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】電界集中を緩和し、高い耐圧を得ることが可能な半導体装置を提供する。
【解決手段】
半導体層上において、第１フィールドプレートＦＡは、第１絶縁膜上に、第１電極１０２と第２電極１０３との間に相互に間隔を置いて配置され、第２フィールドプレートＦＢは、第２絶縁膜上に、第１電極１０２上方から第２電極１０３上方までの間に相互に間隔を置いて配置され、
第１電極および第２電極側末端のＦＢは、第１電極または第２電極およびそれに隣り合うＦＡに重なり、
前記第１電極および第２電極側末端ＦＢ以外の一方のＦＡまたはＦＢは、第１電極から第２電極への方向と垂直方向に隣り合う複数の他方のＦＡまたはＦＢに重なり合い、前記第１電極および第２電極側末端ＦＢ以外の他方のＦＡまたはＦＢは、第１電極から第２電極への方向に隣り合う２つの前記一方のＦＡまたはＦＢに重なり合う半導体装置。 （もっと読む）

【課題】ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。従って、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しい。
【解決手段】本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 （もっと読む）

【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 （もっと読む）

【課題】イオン注入したダイヤモンドの高温高圧アニールにより起こるダイヤモンド表面のエッチングを防ぎ、従来の方法では得られない高品質Ｐ型、Ｎ型ダイヤモンド半導体を得るダイヤモンド半導体の作製方法を提供すること。
【解決手段】ダイヤモンド基板５−１１を用意し、そのダイヤモンド基板５−１１上にマイクロ波プラズマＣＶＤ装置を用い、メタンを反応ガスとして基板温度７００℃でダイヤモンド薄膜５−１２を１μｍ積層する。上記ダイヤモンド薄膜５−１２にイオン注入装置を用い、加速電圧６０ｋＶ、ドーズ量１×１０^１４ｃｍ^−２でドーパントを打ち込む。その後、イオン注入ダイヤモンド薄膜５−１３上に保護層（白金）５−１４を形成する。表面に保護層５−１４が形成されたイオン注入ダイヤモンド薄膜５−１３を、超高温高圧焼成炉内に配置し、３．５ＧＰａ以上、６００℃以上の圧力、温度下でアニールする。 （もっと読む）

【課題】最大発振周波数ｆ_ｍａｘを高くしてダイヤモンド電界効果トランジスタの特性を大きく向上させ、かつ電圧降下を小さく抑えることにより実用レベルに到達させること。
【解決手段】「ソース・ゲート電極間隔ｄ_ＳＧ、ゲート・ドレイン電極間隔ｄ_ＧＤを狭くすること」と「ソース電極の厚さｔ_Ｓ、ドレイン電極の厚さｔ_Ｄを厚くすること」とを両立させるために、ソース電極およびドレイン電極を、エッチング溶液を用いてエッチングする層とレジストを用いてリフトオフする層とに分けて形成する。これにより電極の逆メサ部を小さくすることができるため、ソース電極とゲート電極との間隔を小さくして最大発振周波数ｆ_ｍａｘを上げ、かつソース電極およびドレイン電極の厚みを厚くして電圧降下を小さく抑えることができる。 （もっと読む）

【課題】ダイヤモンド薄膜内に存在する結晶欠陥、不純物等を減少させ、高品質なダイヤモンド薄膜を作製可能なダイヤモンド薄膜作製方法を提供すること。
【解決手段】ダイヤモンドが安定な高圧力下でアニールを行う。これにより、結晶中に含まれる格子欠陥等が回復、除去され、ダイヤモンド結晶薄膜を高品質化する事ができる。「（ダイヤモンドが）安定な、安定に」とは、ダイヤモンドがグラファイト化せずにダイヤモンドの状態を保つ状態を指す。ダイヤモンドが安定にアニール出来る領域内でアニールを行う温度（アニール温度、とも呼ぶ）Ｔおよびアニールを行う圧力（アニール圧力、とも呼ぶ）Ｐが決定される。この領域は、図２１に示される、Ｐ＞０．７１＋０．００２７ＴまたはＰ＝０．７１＋０．００２７Ｔを満たし、なおかつＰ≧１．５ＧＰａの領域である。このような領域は、図２１中の斜線部分である。 （もっと読む）

【課題】炭化珪素基板を用いた接合型ＦＥＴにおいて、ゲート・ソース間のｐｎ接合領域において生じるリーク電流を低減する。
【解決手段】炭化珪素基板を用いたトレンチ型接合ＦＥＴにおいて、トレンチ５の側壁および底面に窒素を導入することにより、トレンチ５の表面にｎ型層８およびｎ^＋型層９を形成する。これによりｐ^＋型ゲート領域４とｎ^＋型ソース領域３との接合領域であるｐｎ接合領域はダメージの多いトレンチ５の側壁ではなく半導体基板２１の主面において露出し、また、その露出する領域は狭まるため、ｐｎ接合領域におけるリーク電流を低減することができる。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】ｎ^-型チャネル層２の表面に直接ｐ⁺型ゲート領域４を形成し、ｐ⁺型ゲート領域４のうちｎ^-型チャネル層２と接する部分と比較して、ｎ^-型チャネル層２から離れた部分が幅広となるようにする。そして、ｐ⁺型ゲート領域４のうち幅広とされた部分がｎ^-型チャネル層２から所定距離離れるようにする。例えば、ｎ^-型チャネル層２に凹部２ａを形成し、この凹部２ａ内にｐ⁺型ゲート領域４を形成する。 （もっと読む）

【課題】平坦面に対してデバイス形成できる絶縁分離構造を有し、かつ、高周波でのノイズ伝播や高温時でのリーク電流の発生を抑制できるＣＪＦＥＴを備えたＳｉＣ半導体装置を提供する。
【解決手段】絶縁分離層３にてｎ^-型ＳｉＣ層２やｐ^-型ＳｉＣ層４を絶縁分離する。これにより、平坦面に対してデバイス形成を行うことができる。このため、製造工程の簡略化を図ることが可能となる。また、ＰＮ分離ではなく、半絶縁性のイントリンシック層にて構成された絶縁分離層３によって絶縁分離構造を構成しているため、絶縁分離層３によって高周波ノイズを吸収することによる高周波でのノイズ伝播の抑制を行えると共に、高温時でのリーク電流の発生の抑制を行うことが可能となる。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】凹部４ｃ内に形成されたｉ型（イントリンシック半導体）側壁層５を介してｐ⁺型ゲート領域６を形成する。このような構成とすれば、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ⁺型ゲート領域６よりも低濃度のｐ^-型層が必要とされない。このため、ｎ^-型チャネル層３に直接接触している高濃度のｐ⁺型ゲート領域６によって、ｎ^-型チャネル層３内に伸びる空乏層幅を制御できる。したがって、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ^-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制できる。また、ｐ⁺型ゲート領域６の側面がｉ型側壁層５によってｎ⁺型層４と分離されるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減できる。 （もっと読む）

【課題】耐圧性に優れかつチャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいＪＦＥＴを提供する。
【解決手段】ＳｉＣ基板９の一方面上にはアルミニウム膜７が形成されている。そのアルミニウム膜７に接するように、そのアルミニウム膜７の両側に、ＳｉＣ膜からなるチャネル領域４ａ、４ｂが設けられている。チャネル領域４ａ、４ｂ上にはソース領域５ａ、５ｂを介してソース電極１１ａ、１１ｂが形成されている。チャネル領域４ａ、４ｂのアルミニウム膜７側と反対側にｐ型ＳｉＣ膜２ａ、２ｂを介してゲート電極１３が形成されている。ＳｉＣ基板９の他方面上には、ドレイン領域６が形成されている。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】ｐ⁺型ゲート領域２をＳｉＣ基板１の内部に埋め込んだ構造とする。これにより、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ることが可能となる。また、ｐ⁺型ゲート領域２がｎ^-型チャネル層３に直接接触させられる構造であるため、ｐ⁺型ゲート領域２から広がる空乏層によって容易にｎ^-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。 （もっと読む）

【課題】ＤモードとＥモードの素子を組み合わせた半導体装置およびその製造方法を提供する。
【解決手段】ＤモードとＥモードのＪＦＥＴにおけるチャネル領域を設定する場所にそれぞれ凹部２ａと凸部２ｂを備えることで、同一基板上に厚みが異なるｎ型チャネル層３を形成する。そして、このような厚みが異なるｎ型チャネル層３によってＤモードとＥモードで作動するＪＦＥＴを同一基板上に備えることができるため、ＳｉＣでもＤモードとＥモードのＪＦＥＴを組み合わせたＳｉＣ半導体装置を実現することが可能となる。 （もっと読む）

【課題】エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるようにする。
【解決手段】エピタキシャル成長を行わず、素子を構成する各領域をイオン注入のみによって形成すると共に、ＳｉＣ基板１としてオフ角を有しないオン基板を用いる。これにより、イオン注入領域を活性化するための熱処理によってバンチングが発生しないようにできる。したがって、エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるＳｉＣ半導体装置とすることができる。 （もっと読む）

【課題】ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制する。
【解決手段】トレンチ６の先端部に形成されたｎ^-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなるため、そのトレンチ６の先端部においてＪＦＥＴ構造が構成されないようにする。例えば、トレンチ６の先端部の周辺を含めてｎ⁺型ＳｉＣ基板１の外縁部においてｎ⁺型ソース領域４が除去されると共に、トレンチ６の先端部においてｎ^-型チャネル層７および第２ゲート領域８が除去された凹形状とする。これにより、トレンチ６の先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。 （もっと読む）

【課題】高耐圧および高電流のスイッチング動作が可能で、かつ製造が容易なＦＥＴを提供する。
【解決手段】半導体薄体の一の主表面に設けられた、第１導電型のソース領域（1）と、第１導電型のチャネル領域（10）と、チャネル領域を限定する第２導電型の限定領域（5）と、他の主表面に設けられた第１導電型のドレイン領域（3）と、厚さ方向に連続する第１導電型のドリフト領域（4）とを備え、ドリフト領域（4）およびチャネル領域（10）の不純物濃度は、ソース領域（1）、ドレイン領域（3）および限定領域（5）の不純物濃度よりも低く、チャネル領域（10）の不純物濃度はドリフト領域（4）の不純物濃度よりも低い。 （もっと読む）

【課題】チャネル層の厚みのバラツキを抑制できるＪＦＥＴ、ＭＯＳＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法を提供する。
【解決手段】ｎ⁺型層３に対して異方性エッチングを行うことによって凹部４を形成したのち、この凹部４内にエピタキシャル成長させることによってｎ型チャネル層５を形成する。これにより、ｎ型チャネル層５を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。 （もっと読む）