電界効果トランジスタおよびその製造方法
【課題】高耐圧および高電流のスイッチング動作が可能で、かつ製造が容易なＦＥＴを提供する。
【解決手段】半導体薄体の一の主表面に設けられた、第１導電型のソース領域（1）と、第１導電型のチャネル領域（10）と、チャネル領域を限定する第２導電型の限定領域（5）と、他の主表面に設けられた第１導電型のドレイン領域（3）と、厚さ方向に連続する第１導電型のドリフト領域（4）とを備え、ドリフト領域（4）およびチャネル領域（10）の不純物濃度は、ソース領域（1）、ドレイン領域（3）および限定領域（5）の不純物濃度よりも低く、チャネル領域（10）の不純物濃度はドリフト領域（4）の不純物濃度よりも低い。
【解決手段】半導体薄体の一の主表面に設けられた、第１導電型のソース領域（1）と、第１導電型のチャネル領域（10）と、チャネル領域を限定する第２導電型の限定領域（5）と、他の主表面に設けられた第１導電型のドレイン領域（3）と、厚さ方向に連続する第１導電型のドリフト領域（4）とを備え、ドリフト領域（4）およびチャネル領域（10）の不純物濃度は、ソース領域（1）、ドレイン領域（3）および限定領域（5）の不純物濃度よりも低く、チャネル領域（10）の不純物濃度はドリフト領域（4）の不純物濃度よりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力送電における直流交流変換、インバータ等に用いられる高電流、高電圧のスイッチング動作をする電界効果トランジスタ（FET:Field Effect Transistor)に関する。
【背景技術】
【０００２】
インバータ等のスイッチングに用いられる接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)は、高電流および高電圧に耐えることが要求される。図２０は、通常の横型ＪＦＥＴを示す図である。ソース領域１には接地電位、またドレイン領域３には正電位が印加される。ゲート領域２の下方にはｐｎ接合が形成されており、素子をオフ状態とする場合に、この接合部は逆バイアスの状態となるようにゲート電極１２には負電圧が印加される。ソース領域１の電子はドレイン領域３の正電位に引き付けられて、ゲート領域２の下のチャネル領域９を通り、ドレイン領域３に到達する。
【０００３】
上記の横型ＪＦＥＴでは、図２０に示すように、ソース、ゲートおよびドレイン電極が同一平面にあるため、ドレイン電極と他の電極とが空気を介して近接することになる。空気の耐圧はせいぜい３ｋＶ／ｍｍであるため、電流が流れていないＯＦＦ状態でドレイン電極と他の電極との間に３ｋＶ以上の電圧がかかるときには、ドレイン電極と他の電極とを１ｍｍ以上離す必要があった。
【０００４】
図２１は、上記の横型ＪＦＥＴの短所を改善するために提案され実用化されている縦型ＪＦＥＴ、別名静電誘導型トランジスタ（以下、ＳＩＴ（Static Induction Transistor)と記す）を示す図である。ＳＩＴでは、複数のゲート領域２は高濃度のｐ型不純物が注入されたｐ+領域が形成されており、その周囲には低濃度のｎ型不純物が添加されたｎ-領域が形成されている。ｎ-領域のｎ型不純物濃度が低いために、常に空乏層が広がっており、チャネル領域は消失している。このため、上記の横型ＪＦＥＴで起きるピンチオフによるドレイン電流の飽和現象は生じない。ソース、ゲート、ドレイン各領域の電位の印加方法は、図２０に示した横型ＪＦＥＴと同じである。
【０００５】
ソース領域１の電子はゲート領域の電位障壁を超えて、ドレイン電位に引き付けられて空乏層をドリフトする。ドレイン電位を高い正の電位にすると、ゲート領域の電子に対する電位障壁は小さくなりドリフト電流を大きくすることが可能となり、ドレイン電位を高くしてもドレイン電流の飽和現象は生じない。ドレイン電流の制御は、通常、ゲート電位とドレイン電位とによって行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図２０に示す横型ＪＦＥＴを用い、ドレイン電極と他の電極との距離を大きくとると、ソース領域１からドレイン領域３に至るチャネル領域９の長さが長くなり、わずかな電流しか流すことができず、一般にパワートランジスタと呼ばれるものに要求される高電流を流すことができなかった。
【０００７】
図２１に示すＳＩＴをスイッチング用に用いると、大電流を得るためには電子に電位障壁を越えさせるために電圧を高くしなければならず、わずかであってもやはり損失が発生することは避けられなかった。
【０００８】
また、上記の問題を解決しうるＪＦＥＴの構造であっても、構造が複雑なために製造工程が複雑になり製造コストが高くなっては実際に使用されない。このため、上記の問題を解決した上で、簡素な製造工程によって製造することができる構造とする必要がある。
【０００９】
本発明の目的は、ＪＦＥＴの構造にこだわらず広くＦＥＴの原理を用いて従来よりも低損失で作動する高耐圧および高電流のスイッチング動作が可能なＦＥＴを提供することにある。さらに、他の目的として、上記目的を達成した上で製造が容易なＦＥＴを提供することがある。なお、以後の説明においては、「ＦＥＴ」は、ＦＥＴまたはＪＦＥＴを意味することとし、特に言及しないかぎりＦＥＴとＪＦＥＴとを区別しない。
【課題を解決するための手段】
【００１０】
本発明のＦＥＴは、半導体薄体の一の主表面に設けられたゲート領域と、一の主表面の側に設けられた第１導電型のソース領域と、一の主表面に設けられた領域であって、ソース領域およびゲート領域と連続する第１導電型のチャネル領域と、チャネル領域の範囲を限定する第２導電型の限定領域と、半導体薄体の他の主表面に設けられた第１導電型のドレイン領域と、チャネル領域からドレイン領域へと、半導体薄体の厚さ方向に連続する第１導電型のドリフト領域とを備えている。そのドリフト領域およびチャネル領域の第１導電型の不純物濃度は、ソース領域およびドレイン領域の第１導電型の不純物濃度、および限定領域の第２導電型の不純物濃度よりも低くなっている。
【００１１】
この構成により、ＯＦＦ状態では逆バイアス電圧をゲート領域にかけることにより、一の主表面のゲート電極からチャネル領域に向かって空乏層を形成し、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域に向かうキャリアの流れを阻止することができる。さらに、ＯＦＦ状態でドレイン領域に高電圧が印加されると、限定領域とドリフト領域との界面に高い逆バイアス電圧が印加されることになり、限定領域からドリフト領域に空乏層が形成され、電圧を負担するので、耐圧性能を向上させることができる。また、ＯＮ状態では、ソース領域とゲート領域とをほとんど同じ電位とし、空乏層を形成しないようにして、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域へとキャリアを移動させる。このキャリアの移動量、すなわち電流はドレイン電位によって制御される。ドレイン電位を高くしてゆくとピンチオフ電位になり、限定領域とドリフト領域との界面からドリフト領域に向かって空乏層が延びてきて、ドレイン電流は飽和する。このような動作は、ピンチオフがなくドレイン電流が飽和しない従来の縦型ＪＦＥＴと本質的に相違する動作である。上記のＯＦＦ状態における空乏層への電圧負担による耐圧性能の向上、および縦に電流が流れる場合のＯＮ状態におけるドレイン電流の飽和現象等は、本発明のＦＥＴにして初めて可能となった動作である。上記ドレイン電流の飽和によりＦＥＴ自体や周囲の素子の焼損を防止することができる。特筆すべきことは、ＯＮ状態ではソース領域からドレイン領域に至る経路にキャリアの流れを妨げるものがないことであり、オン抵抗がきわめて低くなる。このため、キャリアに対して空乏層におけるポテンシャル障壁の通過を強制する従来のＳＩＴ等に比べて、電力消費は一層低く抑えられる。なお、ここで、不純物濃度は、第１導電型不純物と第２導電型不純物とが含まれる場合は、とくにことわらない限り、両方の不純物を相殺し、残ったドミナントな不純物の濃度をさす。
【００１２】
またＦＥＴでは、本発明のＦＥＴにおいて、半導体薄体の一の主表面に設けられたゲート領域はチャネル領域と重なり合って第１導電型の不純物を含み、該一の主表面上でソース領域と互いに導通しており、限定領域はドリフト領域の幅ならびにソース領域およびチャネル領域を限定している。
【００１３】
上記の構成により、ＯＮ状態では、ゲート電圧をソース電圧とほぼ同じにしながら低いドレイン電圧を印加することにより大きなドレイン電流を得ることができる。また、ＯＦＦ状態にするときは、ゲート電極に逆バイアス電圧を印加する。この逆バイアス電圧の印加により空乏層を不純物濃度の低いゲート領域に形成し電子流を遮断することが可能となる。このＦＥＴでは、空乏層が電子の流れる方向に長く形成され、しかもゲート領域（チャネル領域）に高いエネルギを持った電子が流入することはないので、ドリフトにより上記の空乏層を通過することはできない。この結果、ゲート領域下に空乏層を形成することによりＯＮ−ＯＦＦ制御を行うことが可能となる。これに対して、ＳＩＴでは、上記したようにゲート電圧値およびドレイン電圧値によりドレイン電流の制御が行われる。本発明とＳＩＴとは、このドレイン電流の制御のメカニズムにおいて基本的に相違する。この基本的な相違のために、本発明のＦＥＴはＳＩＴに比較して消費電力を一層抑制することができる。さらに、このＯＦＦ状態でドレイン電極に高電圧が印加されたときには、ドレイン領域側にあるｐｎ接合部（限定領域とドリフト領域との界面）のドリフト領域側に空乏層を形成し、この空乏層に高電圧を負担させることが可能である。
【００１４】
上記のＦＥＴにおいては、ゲート領域に接触するゲート電極は、ゲート領域とショットキー接触を形成している。
【００１５】
この構成により、ゲート電極に逆バイアス電圧をかけることにより、ゲート電極の下側のゲート領域（チャネル領域）に空乏層を形成することができる。この結果、ＯＮ−ＯＦＦ制御を行うことが可能となる。
【００１６】
上記のそれぞれのＦＥＴにおいて、限定領域に独立して電位を印加することが容易でない局面では、限定領域は上記の一の主表面のソース領域に隣り合う領域に延びており、ソース電極はソース領域と限定領域とが同じ電位になるように、両方にまたがって設けられている構造とする。
【００１７】
上記の構造の採用により、限定領域に対して電位を印加する配線、システム等を別に設けることなく、ＯＮ−ＯＦＦの運転に好都合な電位を簡便に印加することができる。
【００１８】
ＯＦＦ状態でドレイン電極にかかる高電圧に確実に耐えることが重要な局面では、例えば、ドレイン領域は、半導体薄体の厚さ方向に延びるドリフト領域によって、その半導体内部の表面が覆われている構造とすることが望ましい。
【００１９】
この結果、ドレイン領域側の限定領域／ドリフト領域界面に形成される空乏層が、ドレイン領域を半導体薄体内部ではすべて覆い、局所的に耐圧の低い部分を通って短絡が生じることはなくなる。
【００２０】
上記のドリフト領域の片側ずつを独立した電極によって限定することが重要な場合には、例えば、ソース領域およびゲート領域からなる領域が、２以上、上記一の主表面に備えられていることが望ましい。
【００２１】
この結果、共通のドリフト領域の片側ずつに別々の電極から独立に別々の電位が与えられ、半導体運転の方法数が増し、また、ドリフト領域の両側に望ましい電位を確実に付与することが可能となる。
【００２２】
またＦＥＴでは、本発明のＦＥＴにおいて構造の簡明さが重視される局面で用いられるものでは、ゲート領域は第２導電型不純物を含み、限定領域は、さらにゲート領域を半導体薄体の内側から限定して囲んでいる。
【００２３】
この構成により、チャネル領域とゲート領域とは一の主表面に形成され、かつ限定領域はゲート領域を内側から囲むように形成されるので、構成が簡明になり、製造時のマスク形成工数が減少し製造が容易となって歩留り向上が得られる。また、ゲート領域は限定領域と同じ導電型の不純物元素を含んで導通し、限定領域からチャネル領域に向かって空乏層を張り出しＯＦＦ状態を実現することができる。さらに、このＯＦＦ状態でドレイン領域に高電圧が印加されると、限定領域とドリフト領域との界面に高い逆バイアス電圧が印加されることになり、限定領域からドリフト領域に空乏層が形成され、電圧を負担するので、耐圧性能を向上させることができる。また、ＯＮ状態では、ソース領域とゲート領域とをほとんど同じ電位とし、空乏層を形成しないようにして、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域へとキャリアを移動させる。このキャリアの移動量、すなわち電流はドレイン電位によって制御される。ドレイン電位を高くしてゆくとピンチオフ電位になり、限定領域とドリフト領域との界面からドリフト領域に向かって空乏層が延びてきて、ドレイン電流は飽和する。このような動作は、ピンチオフがなくドレイン電流が飽和しない従来の縦型ＪＦＥＴと本質的に相違する動作である。上記のＯＦＦ状態における空乏層への電圧負担による耐圧性能の向上、および半導体の厚さ方向に電流が流れる場合のＯＮ状態におけるドレイン電流の飽和現象等は、上記のＦＥＴと同様に、このＦＥＴにして初めて可能となった動作である。上記ドレイン電流の飽和によりＦＥＴ自体や周囲の素子の焼損を防止することができる。ＯＮ状態ではソース領域からドレイン領域に至る経路にキャリアの流れを妨げるものがなく、オン抵抗がきわめて低くなることも上記のＦＥＴと同様である。このため、キャリアに対して空乏層におけるポテンシャル障壁の通過を強制する従来のＳＩＴ等に比べて、電力消費は一層低く抑えられる。
【００２４】
またＦＥＴでは、上記のＦＥＴにおいて、ソース領域は一の主表面の上に突き出して形成され、チャネル領域はソース領域の下に連続して形成されている。
【００２５】
この構成により、ドライエッチングを用いたソース領域のパターニングに使用したマスクを、ゲート領域およびゲート領域を囲む限定領域への第２導電型不純物元素の注入にも用いることができる。この結果、マスキング工程数の減少とともにマスクの位置合わせも容易となり、歩留り向上を得ることが可能となる。
【００２６】
またＦＥＴでは、上記のＦＥＴにおいて、ゲート領域は２つの領域からなり、チャネル領域は、その２つのゲート領域のそれぞれを限定して囲む限定領域に接触してその２つの限定領域の間に配置されている。
【００２７】
この構成により、ＦＥＴの構造はさらに簡明となり、マスクの位置合わせが容易となり、製造工数の削減の効果とともに、歩留り向上に寄与することができる。
【００２８】
またＦＥＴでは、上記のＦＥＴにおいて、ゲート領域に接触するゲート電極は、ゲート領域とオーミック接触を形成している。
【００２９】
この構成により、ゲート電極への逆バイアス電圧の印加により高い制御性で、ｐｎ接合を形成する限定領域／チャネル領域界面において、限定領域からチャネル領域に向けて空乏層を張り出してＯＦＦ状態を実現することが可能となる。ゲート領域の第２導電型不純物濃度は高濃度なので、オーミック接触とすることは容易である。
【００３０】
また、この構造の簡明なＦＥＴにおいても、ドリフト領域のｎ型不純物濃度は、チャネル領域の不純物濃度よりも高くなっていることが望ましい。この濃度構成により、ＯＦＦ状態にするときには、ゲート電極に逆バイアス電圧をかけることにより、空乏層が確実にチャネル領域に向かって張り出すことができる。したがって、確実にかつ高速でＯＦＦ状態を実現することができる。ＯＮ状態にするときも、空乏層を短時間で消失させることができるので、高速スイッチングが可能となる。また、ドリフト領域の第１導電型不純物濃度は、限定領域の第２導電型不純物濃度よりも低いので、逆バイアス電圧の高圧化にともないドリフト領域にも空乏層が形成され、この空乏層が耐圧に寄与し、高耐圧化が可能となる。ＯＮ状態でドレイン電圧を高くしていったとき、やはり限定領域からドリフト領域に空乏層が張り出しピンチオフが生じ、ドレイン電流が飽和し、焼損等のトラブルを回避することができる。
【００３１】
本発明のＦＥＴの製造方法は、濃度Ｃｓの第１導電型不純物を含む第１導電型の半導体基板（濃度Ｃｓの第１導電型の半導体基板）の上に濃度Ｃｓよりも低濃度である濃度Ｃ１の第１導電型の第１半導体層を成膜する工程と、第１導電型の第１半導体層の上に、濃度ＣｓおよびＣ１よりも低濃度である濃度Ｃ２の第１導電型の第２半導体層を成膜する工程と、第１導電型の第２半導体層の上に、濃度Ｃ１およびＣ２よりも高濃度である濃度Ｃ３の第１導電型の第３半導体層を成膜する工程とを含む。この製造方法は、さらに、第１導電型の第３半導体層にソース領域を遮蔽するマスクをかけてエッチングによりソース領域以外の第１導電型の第３半導体層を除去する工程と、ソース領域の両側の第１導電型の第２半導体層に第２導電型不純物をドープして、濃度Ｃ２よりも高濃度である濃度Ｃ４の第２導電型ゲート領域および第２導電型限定領域を形成する工程とを備える。
【００３２】
この製造方法によれば、工程数が少なくなり、それに伴いマスクの数も減るため、マスクの位置合わせが簡単になりＦＥＴ作製が容易となる。このため、歩留りが向上し、製造コストを低減することが可能となる。
【００３３】
またＦＥＴの製造方法では、例えば、第１導電型の第３半導体層のエッチング時のマスクをそのまま用いて、第２導電型不純物ドープにおけるイオン注入を行うことが望ましい。
【００３４】
この製造方法により、エッチングとイオン注入とを同じマスクで実施できるため、工程数を削減し、かつ位置ずれ等に伴う歩留り低下を回避することができる。この結果、製造コストを低減することが可能となる。
【発明の効果】
【００３５】
本発明のＦＥＴにより、従来よりも低損失で、高電流高電圧のスイッチング動作に耐えられるＦＥＴを提供することが可能となる。また、本発明のＦＥＴは構造が簡明であるので、製造が容易であり安価に提供することができる。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１におけるＦＥＴの構成断面図である。
【図２】図１に示すＦＥＴの製造において、基板の上にＣＶＤ法でｎ層を形成した段階を示す構成断面図である。
【図３】図２の後、イオン注入によりｎ+領域を形成した段階の構成断面図である（作製法１）。
【図４】図３の後、イオン注入により限定領域となるｐ+領域を形成した段階の構成断面図である（作製法１）。
【図５】図２の後、イオン注入によりｐ+領域を形成した段階の構成断面図である（作製法２）。
【図６】図５の後、ｎ層を成長させた段階の構成断面図である（作製法２）。
【図７】図６の後、イオン注入によりｎ+領域を形成した段階の構成断面図である（作製法２）。
【図８】図７の後、イオン注入によりｐ+領域を拡大形成した段階の構成断面図である（作製法２）。
【図９】図１のＦＥＴのＯＮ状態の電圧例を示す図である。
【図１０】ピンチオフ状態で形成される空乏層を示す図である。
【図１１】ドレイン電圧−ドレイン電流の関係を示す図である。
【図１２】ＯＦＦ状態で形成される空乏層を示す図である。
【図１３】ＯＦＦ状態の高電圧印加時に形成される空乏層を示す図である。
【図１４】実施の形態１のＦＥＴと類似したＦＥＴのもう一つの例を示す図である。
【図１５】図１４のＦＥＴのＯＦＦ状態の高電圧印加時に形成される空乏層を示す図である。
【図１６】実施の形態２におけるＦＥＴの構成断面図である。
【図１７】図１６のＦＥＴの中間製造段階において、ソース領域が形成される膜を積層した段階の断面図である。
【図１８】図１７の後にＲＩＥによりソース領域をパターニングした段階の断面図である。
【図１９】図１８の後に不純物をドープしてゲート領域と限定領域とを形成した段階の断面図である。
【図２０】従来の横形ＪＦＥＴを示す図である。
【図２１】従来の縦型ＪＦＥＴを示す図である。
【発明を実施するための形態】
【００３７】
つぎに、図面を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるＦＥＴを示す構成断面図である。ソース電極１１ａ、１１ｂおよびゲート電極１２ａ、１２ｂは、半導体薄体の一方の主表面に、またドレイン電極１３は他方の主表面に設けられている。限定領域５は、ドリフト領域４の幅およびゲート領域の幅と深さを規定し、ソース領域に隣接する一方の主表面にまで延び、その主表面においてソース電極に接触している。限定領域の電位はソース電位とは別に、独立して印加してもよいが、通常、ソース電位と同電位とするので、別個の配線やシステム等を不要とするため、図１に示すように、ソース電極がソース領域と限定領域の主表面部とにまたがって設けられる。
【００３８】
また、図１では、ソース電極、ゲート電極はそれぞれ２個ずつドレイン領域４をはさむように設け、それぞれ同じ電位を印加したが、動作に支障をきたさない範囲で２個の同種の電極に異なった電位を印加し、共通のドリフト領域の片側ずつに別々の電極から独立に別々の電位が与えることが望ましい。この結果、半導体運転の方法数が増し、また、ドリフト領域の両側に望ましい電位を確実に付与することが可能となる。
【００３９】
また、当然、ソース、ドレインともにそれぞれ１個の電極としてもよい。この１個の電極の場合には、図１において、ソース、ドレイン電極はそれぞれドリフト領域４を位置の基準にしてその片方だけの１個ずつとし、ソース、ゲート電極を取り去った片側の主表面全体に限定領域５は延びた構造とすることが望ましい。
【００４０】
図１に示す電界効果トランジスタに用いられた半導体薄体は、Ｓｉ基板に結晶成長により厚さを増したものとした。ただし、半導体薄体の素材は、Ｓｉに限定されるものではなく、ＳｉＣ、ＧａＡｓ等を用いてもよく、むしろ耐圧性を追求する場合はＳｉＣの方が好ましい。
【００４１】
次に、図１に示す電界効果トランジスタの製造方法を説明する。まず、不純物としてリン（Ｐ）を１０19個／ｃｍ3程度含むドレイン領域３に相当する厚さの基板を用意する。この基板が不純物濃度ｎ+のドレイン領域３を形成する。図２に示すように、この基板の上にＣＶＤ（Chemical Vapor Deposition)法により、キャリアガス、例えばフォスフィン（ＰＨ3）を流しながらリン濃度１０16個／ｃｍ3程度のｎ層を成長させる。
【００４２】
この後、図１に示す構成の電界効果トランジスタを製造する２つの方法がある（作製法１および作製法２）。
【００４３】
まず、作製法１について説明する。図２に示す段階の半導体基板に対し、図３に示すように、ソース領域１ａ、1ｂを形成するためにｎ型不純物としてリンを１０19個／ｃｍ3程度イオン注入する。その後、図４に示すように、限定領域５となるｐ+領域をイオン注入により形成する。ｐ型不純物としてはアルミ（Ａｌ）を用い、その濃度はｎ層の不純物濃度よりも１桁以上高くする（以上、作製法１）。
【００４４】
次に、作製法２について説明する。作製法２においては、図２に示す段階の半導体基板に対して、図５に示すように、まず、アルミイオンをｎ層の不純物濃度よりも１桁以上高い濃度で注入して限定領域５となるｐ+領域を形成する。その後、図６に示すように、ＣＶＤ法によりキャリアガス、例えばフォスフィン（ＰＨ3）を流しながら１０16個／ｃｍ3程度のＰ濃度のｎ層を成長させる。次に、図７に示すように、ソース領域１ａ、１ｂとなるｎ+領域を形成するためにｎ型不純物としてリンを１０19個／ｃｍ3程度注入する。次いで、図８に示すように、ソース領域１ａ、１ｂの外側部を限定するために限定領域５を主表面まで拡張する。この限定領域の拡張は、アルミイオンをｎ層の不純物濃度よりも１桁以上高い濃度でソース領域の外側に注入することにより行う（以上、作製法２）。
【００４５】
この後、図１に示すように各電極１１、１２、１３を各領域の上に形成し本発明の電界効果トランジスタを作製する。ここで、ゲート電極１２はゲート領域２（チャネル領域）とショットキー接触を形成するように設けるが、上記したように、この領域の不純物濃度は低いので容易にショットキー接触とすることができる。電極材としてはＮｉが好ましいが、他の金属膜を用いてもよいし、何種類かの金属膜を積層したものでもよい。上記ゲート電極以外のソース電極およびドレイン電極は各接触する領域とオーミック接触を形成する。
【００４６】
図９は、図１に示す電界効果トランジスタのＯＮ状態のソース、ゲート、ドレインの各電圧を例示する図である。通常、ソース電極を接地し、ゲート電圧はソース電圧とほぼ同じ電圧ゼロ付近で使用する。ＯＮ状態では、電子はｎ型不純物領域であるソース領域１ａ、１ｂおよびゲート領域２ａ、２ｂから、半導体薄体２０の厚さ方向に延びる長さ１０μｍ程度のドリフト領域４を経て、ドレイン領域３に到達する。ドリフト領域とは、ゲート領域直下の狭いチャネル領域とは異なり、電荷担体がドレイン電位に引き付けられて移動するゲート領域からドレイン領域にいたる比較的広い領域をさす。このドリフト領域４はｐ型不純物領域である限定領域５によってその幅が規定されている。
【００４７】
ゲート電圧ゼロ付近で使用する場合、ドレイン電圧を正にして高くすると、電子流は、ｐ型不純物領域である限定領域５によって規定されたドリフト領域４を流れる。ドリフト領域４の電位分布はドレイン領域付近で急勾配に高くなるので、電子流が加速され、逆バイアスの電界がドリフト領域のゲート領域に近い部分に発生する。この空乏層はドレイン電圧の上昇につれ成長し、空乏層がドリフト領域の幅にまで達したときピンチオフが成立する。ピンチオフが起きると、それ以上ドレイン電圧を高くしてもドレイン電流は増加せず、一定の飽和電流を維持する。図１０は、ピンチオフが発生し、空乏層６が、ｐｎ接合部の低不純物濃度領域であるドリフト領域４に形成されている様子を示す図である。電子流は空乏層６によって狭められ、ドレイン電流は飽和することになる。
【００４８】
図１１は、ドレイン電流とドレイン電圧との関係を示す図である。ゲート電圧がゼロ付近のときドレイン電圧を高くしてゆくと、線形にドレイン電流が上昇する。しかし、ドレイン電圧がピンチオフ電圧に達すると、上記したように空乏層がドリフト領域の両側のｐｎ接合部からドリフト領域側に成長し、ドリフト領域をふさぎ、ドレイン電流の飽和が生じるようになる。このドレイン電流の立上りの勾配は、従来の電界効果トランジスタに比較して大きい。すなわち、低いドレイン電圧で高電流を得ることができ、この結果、従来よりも小さな損失で大電流を供給できるようになる。
【００４９】
図１１には、ゲート電圧を高くしＶgoff以上となった場合（ただし、Ｖgoffを超えて一定以上高くすることはない）に、ドレイン電流がほとんど流れないＯＦＦの状態も併せて示されている。このようなＯＦＦ状態では、図１２に示すように、ゲート電極１２とゲート領域２とのショットキー接触部に逆バイアス電圧がかかり、ゲート領域２に空乏層７が形成される。ここで形成される空乏層は電子流の方向に長いものであり、かつ、ゲート電圧は上記したようにＶgoffを超えて一定以上高くはしないので、この空乏層に高いエネルギを有した電子が流入することがない。したがって、この空乏層により、電子流が遮断される状態が出現する。
【００５０】
従来の縦型ＪＦＥＴであるＳＩＴでは、上記したように、ドレイン電圧とベース電圧によりドレイン電流、ＯＮ−ＯＦＦ等の制御を行うのに対して、本発明の電界効果トランジスタでは、上記空乏層の形成の有無によりＯＮ−ＯＦＦ制御を行う。この結果、本発明の電界効果トランジスタでは高電圧、高電流の制御を確実に行うことが可能となった。
【００５１】
ＯＦＦ状態で電流が遮断されているときに、ドレインに高電圧が印加された場合は、図１３に示すように、ドレイン領域に近いドリフト領域４と限定領域５との界面であるｐｎ接合部に空乏層８が形成される。この空乏層８が高電圧を負担するので、耐圧性が優れた電界効果トランジスタとなる。この空乏層８は、上記した空乏層のできかたと同様に、不純物濃度が低いほど巾広く、低不純物濃度側に形成される。図１３に示すように、図１３の状態からさらに電圧を高くしても空乏層８は未だドレイン側に成長の余地があるので、非常に高電圧に耐えることが可能となる。
【００５２】
この結果、従来の横型ＪＦＥＴは無論のこと、従来の縦型ＪＦＥＴに比較しても一層高い耐圧性を確保することが可能となった。具体的には横型ＪＦＥＴではソース／ゲート電極間隔１ｍｍ、チャネル長２ｍｍであったのに対して、本発明の図１の接合型電界効果トランジスタでは、チャネル長１０μｍとなり、同じドレイン電圧に対して２００倍の電流を流すことが可能であった。
【００５３】
ドレイン領域３は、図１に示すように表面に広がった構造とする場合もあるが、図１４に示すように、ドレイン電極下にドリフト領域４によって半導体基板内部に位置する内面側界面が覆われた構造としてもよい。図１４に示す形状のドレイン電極の場合、ＯＦＦ状態で高電圧がドレインに印加されたとき、その高電圧を負担する空乏層８は、図１５に示すように形成される。
【００５４】
また、ドレイン領域３を図１に示すように表面に広がった構造とし、ドリフト領域４を図１４に示すように、そのドレイン領域３に突き当たる形状にする構造も本発明の範囲には含まれる。この場合、ドリフト領域４を囲む限定領域５とドレイン３とは、ドリフト領域４の外側に広く、ｐ+／ｎ+界面を形成する。また、この場合には、限定領域５であるｐ+領域のｐ型不純物濃度を図１または図１４に示すものより高くして、ドレイン領域３の厚さを厚くする。この結果、空乏層は限定領域のｐ+領域とドレイン領域のｎ+領域との界面のドレイン領域側に形成され高電圧を負担する。
【００５５】
（実施の形態２）
図１６は実施の形態２におけるＦＥＴの構成断面図である。図１６において、ソース領域１は半導体層の表面の上に突き出て凸状に形成されており、例えばＮｉで構成されるソース電極１１とオーミック接触が成立するように、例えば１０19ｃｍ-3を大きく超える高濃度のｎ型不純物を含んでいる。チャネル領域１０は、ｎ型不純物を、例えば濃度１×１０15ｃｍ-3程度含み、ソース領域１の下に形成されている。ゲート領域２はｐ型不純物を、例えば濃度１０19ｃｍ-3含み、２個のゲート電極１２の直下の表面にそれぞれ形成されている。限定領域５はゲート領域２を囲み、チャネル領域１０を両側から挟むように、半導体薄体の一定厚さ分だけ形成されている。この限定領域５はゲート領域と同じ種類のｐ型不純物を同じ濃度含んでいる。ドリフト領域４は一方の端部ではチャネル領域１０と接し、かつ限定領域５に限定され、半導体薄体の他方の表面に向かって一定厚さ分、半導体薄体に広がって形成され、他方の端部でドレイン領域３に接している。このドリフト領域４はｎ型不純物を、例えば９×１０16ｃｍ-3程度含んでいる。このドリフト領域４と接して、他方の表面に露出して、高濃度、例えば１０19ｃｍ-3を大きく超える濃度のｎ型不純物を含むドレイン領域３が形成されている。ドレイン電極１３は一方の表面に設けられているソース電極１１と対向する他方の表面の位置に形成されている。電極はいずれの電極もＮｉで形成することが望ましいが、他の金属膜でもよいし、また何種類かの金属膜を積層した多層膜でもよい。この実施の形態２では、ゲート電極、ソース電極およびドレイン電極はいずれも、各接触する領域とオーミック接触を形成する。各領域の望ましい不純物濃度を整理すると次のようなる。
ソース領域１、ドレイン領域３：ｎ型不純物 >> １×１０19ｃｍ-3
チャネル領域１０：ｎ型不純物=１×１０15ｃｍ-3
ドリフト領域４：ｎ型不純物=９×１０16ｃｍ-3
限定領域５、ゲート領域２：ｎ型不純物 >> １×１０19ｃｍ-3
このＦＥＴのＯＮ−ＯＦＦ動作は次のようにして行われる。まず、ＯＦＦ状態では、ゲート電極１２に逆バイアス電圧を印加して、チャネル領域１０とゲート領域２および限定領域５とのｐｎ接合界面から空乏層をチャネル領域１０に張り出させる。空乏層がチャネル領域における他方の表面に向かう経路断面を塞いだとき、ＯＦＦ状態が実現する。ＯＦＦ状態において、ドレイン電圧を高めてゆくと、限定領域５とドリフト領域４とのｐｎ接合界面に空乏層が生成し、低濃度のドリフト領域に向かって張り出してくる。この空乏層は電圧を負担するので、素子としての耐圧性能が向上する。また、ＯＮ状態のときは、チャネル領域１０からドリフト領域４を経てドレイン領域３にキャリアが流れる。この経路にはキャリアの流れを妨げる抵抗はないので、電力が消費されることはほとんどない。したがって、図１６に示すＦＥＴにおいても、実施の形態１のＦＥＴと同様に低消費電力で耐圧性能に優れた素子を提供することができる。実施の形態２のおける図１６のＦＥＴの特徴は、上記の性能面に加えて、構造が簡明であることにある。このため、実施の形態１のＦＥＴに比べて、少ない工程で高い歩留りで製造することが可能となる。
【００５６】
次に、このＦＥＴの製造方法について説明する。まず、図１７に示すように、ｎ+型半導体基板３１上に、ｎ型半導体層３２、ｎ-半導体層３３、ｎ+半導体層３４を順次積層する。次いで、図１８に示すように、ＲＩＥ(Reactive Ion Etching)により、ソース領域１を形成するため、他の部分をエッチングして除く。その後、図１９に示すように、ｐ型不純物イオンをイオン注入して、ゲート領域２および限定領域５を形成する。この後、電極としてＮｉを積層すると、図１６に示すＦＥＴが完成する。この実施の形態２における電極は、ゲート電極も含めてオーミック接触が形成されるように設けるが、ゲート領域２の不純物濃度は高いのでオーミック接触の形成は容易である。
【００５７】
この製造方法によれば、製造工程が簡略になり、マスク数も減少する。また、マスクの位置ずれが発生する機会も減少するので、歩留りを向上させることができる。
【００５８】
（実施の形態２に対応する実施例）
半導体薄体およびその上に積層する半導体層をすべて４Ｈ−ＳｉＣで形成し、下記の寸法を有するＦＥＴについて、耐圧性能とＯＮ抵抗とを測定した。
ドリフト領域厚さｔ1＝２．２μｍ
限定領域厚さｔ2＝１μｍ
チャネル領域幅＝１０μｍ
（測定結果）
耐圧：３８０Ｖ（ＯＦＦ時のゲート電圧２２Ｖのとき）
ＯＮ抵抗：０．７ｍΩ・ｃｍ2
上記のように、本発明のＦＥＴは、耐圧性能が高く、かつＯＮ抵抗が非常に低い結果が得られた。したがって、高耐圧で、低消費電力を達成し、なお簡明な構造を有するので、製造が容易であり製造コストも低く抑えることが可能である。
【００５９】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら実施の形態および実施例に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図されている。
【符号の説明】
【００６０】
１ ソース領域、２ ゲート領域、３ ドレイン領域、４ ドリフト領域、５ 限定領域、６ ピンチオフ状態で形成される空乏層、７ ＯＦＦ状態にするとき形成される空乏層、８ ＯＦＦ状態で高電圧印加時に形成される空乏層、９ 横型ＪＦＥＴのチャネル領域、１０ 本発明のＦＥＴのチャネル領域、１１ ソース電極、１２ ゲート電極、１３ ドレイン電極、２０ 半導体薄体。
【技術分野】
【０００１】
本発明は、電力送電における直流交流変換、インバータ等に用いられる高電流、高電圧のスイッチング動作をする電界効果トランジスタ（FET:Field Effect Transistor)に関する。
【背景技術】
【０００２】
インバータ等のスイッチングに用いられる接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)は、高電流および高電圧に耐えることが要求される。図２０は、通常の横型ＪＦＥＴを示す図である。ソース領域１には接地電位、またドレイン領域３には正電位が印加される。ゲート領域２の下方にはｐｎ接合が形成されており、素子をオフ状態とする場合に、この接合部は逆バイアスの状態となるようにゲート電極１２には負電圧が印加される。ソース領域１の電子はドレイン領域３の正電位に引き付けられて、ゲート領域２の下のチャネル領域９を通り、ドレイン領域３に到達する。
【０００３】
上記の横型ＪＦＥＴでは、図２０に示すように、ソース、ゲートおよびドレイン電極が同一平面にあるため、ドレイン電極と他の電極とが空気を介して近接することになる。空気の耐圧はせいぜい３ｋＶ／ｍｍであるため、電流が流れていないＯＦＦ状態でドレイン電極と他の電極との間に３ｋＶ以上の電圧がかかるときには、ドレイン電極と他の電極とを１ｍｍ以上離す必要があった。
【０００４】
図２１は、上記の横型ＪＦＥＴの短所を改善するために提案され実用化されている縦型ＪＦＥＴ、別名静電誘導型トランジスタ（以下、ＳＩＴ（Static Induction Transistor)と記す）を示す図である。ＳＩＴでは、複数のゲート領域２は高濃度のｐ型不純物が注入されたｐ+領域が形成されており、その周囲には低濃度のｎ型不純物が添加されたｎ-領域が形成されている。ｎ-領域のｎ型不純物濃度が低いために、常に空乏層が広がっており、チャネル領域は消失している。このため、上記の横型ＪＦＥＴで起きるピンチオフによるドレイン電流の飽和現象は生じない。ソース、ゲート、ドレイン各領域の電位の印加方法は、図２０に示した横型ＪＦＥＴと同じである。
【０００５】
ソース領域１の電子はゲート領域の電位障壁を超えて、ドレイン電位に引き付けられて空乏層をドリフトする。ドレイン電位を高い正の電位にすると、ゲート領域の電子に対する電位障壁は小さくなりドリフト電流を大きくすることが可能となり、ドレイン電位を高くしてもドレイン電流の飽和現象は生じない。ドレイン電流の制御は、通常、ゲート電位とドレイン電位とによって行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図２０に示す横型ＪＦＥＴを用い、ドレイン電極と他の電極との距離を大きくとると、ソース領域１からドレイン領域３に至るチャネル領域９の長さが長くなり、わずかな電流しか流すことができず、一般にパワートランジスタと呼ばれるものに要求される高電流を流すことができなかった。
【０００７】
図２１に示すＳＩＴをスイッチング用に用いると、大電流を得るためには電子に電位障壁を越えさせるために電圧を高くしなければならず、わずかであってもやはり損失が発生することは避けられなかった。
【０００８】
また、上記の問題を解決しうるＪＦＥＴの構造であっても、構造が複雑なために製造工程が複雑になり製造コストが高くなっては実際に使用されない。このため、上記の問題を解決した上で、簡素な製造工程によって製造することができる構造とする必要がある。
【０００９】
本発明の目的は、ＪＦＥＴの構造にこだわらず広くＦＥＴの原理を用いて従来よりも低損失で作動する高耐圧および高電流のスイッチング動作が可能なＦＥＴを提供することにある。さらに、他の目的として、上記目的を達成した上で製造が容易なＦＥＴを提供することがある。なお、以後の説明においては、「ＦＥＴ」は、ＦＥＴまたはＪＦＥＴを意味することとし、特に言及しないかぎりＦＥＴとＪＦＥＴとを区別しない。
【課題を解決するための手段】
【００１０】
本発明のＦＥＴは、半導体薄体の一の主表面に設けられたゲート領域と、一の主表面の側に設けられた第１導電型のソース領域と、一の主表面に設けられた領域であって、ソース領域およびゲート領域と連続する第１導電型のチャネル領域と、チャネル領域の範囲を限定する第２導電型の限定領域と、半導体薄体の他の主表面に設けられた第１導電型のドレイン領域と、チャネル領域からドレイン領域へと、半導体薄体の厚さ方向に連続する第１導電型のドリフト領域とを備えている。そのドリフト領域およびチャネル領域の第１導電型の不純物濃度は、ソース領域およびドレイン領域の第１導電型の不純物濃度、および限定領域の第２導電型の不純物濃度よりも低くなっている。
【００１１】
この構成により、ＯＦＦ状態では逆バイアス電圧をゲート領域にかけることにより、一の主表面のゲート電極からチャネル領域に向かって空乏層を形成し、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域に向かうキャリアの流れを阻止することができる。さらに、ＯＦＦ状態でドレイン領域に高電圧が印加されると、限定領域とドリフト領域との界面に高い逆バイアス電圧が印加されることになり、限定領域からドリフト領域に空乏層が形成され、電圧を負担するので、耐圧性能を向上させることができる。また、ＯＮ状態では、ソース領域とゲート領域とをほとんど同じ電位とし、空乏層を形成しないようにして、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域へとキャリアを移動させる。このキャリアの移動量、すなわち電流はドレイン電位によって制御される。ドレイン電位を高くしてゆくとピンチオフ電位になり、限定領域とドリフト領域との界面からドリフト領域に向かって空乏層が延びてきて、ドレイン電流は飽和する。このような動作は、ピンチオフがなくドレイン電流が飽和しない従来の縦型ＪＦＥＴと本質的に相違する動作である。上記のＯＦＦ状態における空乏層への電圧負担による耐圧性能の向上、および縦に電流が流れる場合のＯＮ状態におけるドレイン電流の飽和現象等は、本発明のＦＥＴにして初めて可能となった動作である。上記ドレイン電流の飽和によりＦＥＴ自体や周囲の素子の焼損を防止することができる。特筆すべきことは、ＯＮ状態ではソース領域からドレイン領域に至る経路にキャリアの流れを妨げるものがないことであり、オン抵抗がきわめて低くなる。このため、キャリアに対して空乏層におけるポテンシャル障壁の通過を強制する従来のＳＩＴ等に比べて、電力消費は一層低く抑えられる。なお、ここで、不純物濃度は、第１導電型不純物と第２導電型不純物とが含まれる場合は、とくにことわらない限り、両方の不純物を相殺し、残ったドミナントな不純物の濃度をさす。
【００１２】
またＦＥＴでは、本発明のＦＥＴにおいて、半導体薄体の一の主表面に設けられたゲート領域はチャネル領域と重なり合って第１導電型の不純物を含み、該一の主表面上でソース領域と互いに導通しており、限定領域はドリフト領域の幅ならびにソース領域およびチャネル領域を限定している。
【００１３】
上記の構成により、ＯＮ状態では、ゲート電圧をソース電圧とほぼ同じにしながら低いドレイン電圧を印加することにより大きなドレイン電流を得ることができる。また、ＯＦＦ状態にするときは、ゲート電極に逆バイアス電圧を印加する。この逆バイアス電圧の印加により空乏層を不純物濃度の低いゲート領域に形成し電子流を遮断することが可能となる。このＦＥＴでは、空乏層が電子の流れる方向に長く形成され、しかもゲート領域（チャネル領域）に高いエネルギを持った電子が流入することはないので、ドリフトにより上記の空乏層を通過することはできない。この結果、ゲート領域下に空乏層を形成することによりＯＮ−ＯＦＦ制御を行うことが可能となる。これに対して、ＳＩＴでは、上記したようにゲート電圧値およびドレイン電圧値によりドレイン電流の制御が行われる。本発明とＳＩＴとは、このドレイン電流の制御のメカニズムにおいて基本的に相違する。この基本的な相違のために、本発明のＦＥＴはＳＩＴに比較して消費電力を一層抑制することができる。さらに、このＯＦＦ状態でドレイン電極に高電圧が印加されたときには、ドレイン領域側にあるｐｎ接合部（限定領域とドリフト領域との界面）のドリフト領域側に空乏層を形成し、この空乏層に高電圧を負担させることが可能である。
【００１４】
上記のＦＥＴにおいては、ゲート領域に接触するゲート電極は、ゲート領域とショットキー接触を形成している。
【００１５】
この構成により、ゲート電極に逆バイアス電圧をかけることにより、ゲート電極の下側のゲート領域（チャネル領域）に空乏層を形成することができる。この結果、ＯＮ−ＯＦＦ制御を行うことが可能となる。
【００１６】
上記のそれぞれのＦＥＴにおいて、限定領域に独立して電位を印加することが容易でない局面では、限定領域は上記の一の主表面のソース領域に隣り合う領域に延びており、ソース電極はソース領域と限定領域とが同じ電位になるように、両方にまたがって設けられている構造とする。
【００１７】
上記の構造の採用により、限定領域に対して電位を印加する配線、システム等を別に設けることなく、ＯＮ−ＯＦＦの運転に好都合な電位を簡便に印加することができる。
【００１８】
ＯＦＦ状態でドレイン電極にかかる高電圧に確実に耐えることが重要な局面では、例えば、ドレイン領域は、半導体薄体の厚さ方向に延びるドリフト領域によって、その半導体内部の表面が覆われている構造とすることが望ましい。
【００１９】
この結果、ドレイン領域側の限定領域／ドリフト領域界面に形成される空乏層が、ドレイン領域を半導体薄体内部ではすべて覆い、局所的に耐圧の低い部分を通って短絡が生じることはなくなる。
【００２０】
上記のドリフト領域の片側ずつを独立した電極によって限定することが重要な場合には、例えば、ソース領域およびゲート領域からなる領域が、２以上、上記一の主表面に備えられていることが望ましい。
【００２１】
この結果、共通のドリフト領域の片側ずつに別々の電極から独立に別々の電位が与えられ、半導体運転の方法数が増し、また、ドリフト領域の両側に望ましい電位を確実に付与することが可能となる。
【００２２】
またＦＥＴでは、本発明のＦＥＴにおいて構造の簡明さが重視される局面で用いられるものでは、ゲート領域は第２導電型不純物を含み、限定領域は、さらにゲート領域を半導体薄体の内側から限定して囲んでいる。
【００２３】
この構成により、チャネル領域とゲート領域とは一の主表面に形成され、かつ限定領域はゲート領域を内側から囲むように形成されるので、構成が簡明になり、製造時のマスク形成工数が減少し製造が容易となって歩留り向上が得られる。また、ゲート領域は限定領域と同じ導電型の不純物元素を含んで導通し、限定領域からチャネル領域に向かって空乏層を張り出しＯＦＦ状態を実現することができる。さらに、このＯＦＦ状態でドレイン領域に高電圧が印加されると、限定領域とドリフト領域との界面に高い逆バイアス電圧が印加されることになり、限定領域からドリフト領域に空乏層が形成され、電圧を負担するので、耐圧性能を向上させることができる。また、ＯＮ状態では、ソース領域とゲート領域とをほとんど同じ電位とし、空乏層を形成しないようにして、ソース領域からチャネル領域およびドリフト領域を経てドレイン領域へとキャリアを移動させる。このキャリアの移動量、すなわち電流はドレイン電位によって制御される。ドレイン電位を高くしてゆくとピンチオフ電位になり、限定領域とドリフト領域との界面からドリフト領域に向かって空乏層が延びてきて、ドレイン電流は飽和する。このような動作は、ピンチオフがなくドレイン電流が飽和しない従来の縦型ＪＦＥＴと本質的に相違する動作である。上記のＯＦＦ状態における空乏層への電圧負担による耐圧性能の向上、および半導体の厚さ方向に電流が流れる場合のＯＮ状態におけるドレイン電流の飽和現象等は、上記のＦＥＴと同様に、このＦＥＴにして初めて可能となった動作である。上記ドレイン電流の飽和によりＦＥＴ自体や周囲の素子の焼損を防止することができる。ＯＮ状態ではソース領域からドレイン領域に至る経路にキャリアの流れを妨げるものがなく、オン抵抗がきわめて低くなることも上記のＦＥＴと同様である。このため、キャリアに対して空乏層におけるポテンシャル障壁の通過を強制する従来のＳＩＴ等に比べて、電力消費は一層低く抑えられる。
【００２４】
またＦＥＴでは、上記のＦＥＴにおいて、ソース領域は一の主表面の上に突き出して形成され、チャネル領域はソース領域の下に連続して形成されている。
【００２５】
この構成により、ドライエッチングを用いたソース領域のパターニングに使用したマスクを、ゲート領域およびゲート領域を囲む限定領域への第２導電型不純物元素の注入にも用いることができる。この結果、マスキング工程数の減少とともにマスクの位置合わせも容易となり、歩留り向上を得ることが可能となる。
【００２６】
またＦＥＴでは、上記のＦＥＴにおいて、ゲート領域は２つの領域からなり、チャネル領域は、その２つのゲート領域のそれぞれを限定して囲む限定領域に接触してその２つの限定領域の間に配置されている。
【００２７】
この構成により、ＦＥＴの構造はさらに簡明となり、マスクの位置合わせが容易となり、製造工数の削減の効果とともに、歩留り向上に寄与することができる。
【００２８】
またＦＥＴでは、上記のＦＥＴにおいて、ゲート領域に接触するゲート電極は、ゲート領域とオーミック接触を形成している。
【００２９】
この構成により、ゲート電極への逆バイアス電圧の印加により高い制御性で、ｐｎ接合を形成する限定領域／チャネル領域界面において、限定領域からチャネル領域に向けて空乏層を張り出してＯＦＦ状態を実現することが可能となる。ゲート領域の第２導電型不純物濃度は高濃度なので、オーミック接触とすることは容易である。
【００３０】
また、この構造の簡明なＦＥＴにおいても、ドリフト領域のｎ型不純物濃度は、チャネル領域の不純物濃度よりも高くなっていることが望ましい。この濃度構成により、ＯＦＦ状態にするときには、ゲート電極に逆バイアス電圧をかけることにより、空乏層が確実にチャネル領域に向かって張り出すことができる。したがって、確実にかつ高速でＯＦＦ状態を実現することができる。ＯＮ状態にするときも、空乏層を短時間で消失させることができるので、高速スイッチングが可能となる。また、ドリフト領域の第１導電型不純物濃度は、限定領域の第２導電型不純物濃度よりも低いので、逆バイアス電圧の高圧化にともないドリフト領域にも空乏層が形成され、この空乏層が耐圧に寄与し、高耐圧化が可能となる。ＯＮ状態でドレイン電圧を高くしていったとき、やはり限定領域からドリフト領域に空乏層が張り出しピンチオフが生じ、ドレイン電流が飽和し、焼損等のトラブルを回避することができる。
【００３１】
本発明のＦＥＴの製造方法は、濃度Ｃｓの第１導電型不純物を含む第１導電型の半導体基板（濃度Ｃｓの第１導電型の半導体基板）の上に濃度Ｃｓよりも低濃度である濃度Ｃ１の第１導電型の第１半導体層を成膜する工程と、第１導電型の第１半導体層の上に、濃度ＣｓおよびＣ１よりも低濃度である濃度Ｃ２の第１導電型の第２半導体層を成膜する工程と、第１導電型の第２半導体層の上に、濃度Ｃ１およびＣ２よりも高濃度である濃度Ｃ３の第１導電型の第３半導体層を成膜する工程とを含む。この製造方法は、さらに、第１導電型の第３半導体層にソース領域を遮蔽するマスクをかけてエッチングによりソース領域以外の第１導電型の第３半導体層を除去する工程と、ソース領域の両側の第１導電型の第２半導体層に第２導電型不純物をドープして、濃度Ｃ２よりも高濃度である濃度Ｃ４の第２導電型ゲート領域および第２導電型限定領域を形成する工程とを備える。
【００３２】
この製造方法によれば、工程数が少なくなり、それに伴いマスクの数も減るため、マスクの位置合わせが簡単になりＦＥＴ作製が容易となる。このため、歩留りが向上し、製造コストを低減することが可能となる。
【００３３】
またＦＥＴの製造方法では、例えば、第１導電型の第３半導体層のエッチング時のマスクをそのまま用いて、第２導電型不純物ドープにおけるイオン注入を行うことが望ましい。
【００３４】
この製造方法により、エッチングとイオン注入とを同じマスクで実施できるため、工程数を削減し、かつ位置ずれ等に伴う歩留り低下を回避することができる。この結果、製造コストを低減することが可能となる。
【発明の効果】
【００３５】
本発明のＦＥＴにより、従来よりも低損失で、高電流高電圧のスイッチング動作に耐えられるＦＥＴを提供することが可能となる。また、本発明のＦＥＴは構造が簡明であるので、製造が容易であり安価に提供することができる。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１におけるＦＥＴの構成断面図である。
【図２】図１に示すＦＥＴの製造において、基板の上にＣＶＤ法でｎ層を形成した段階を示す構成断面図である。
【図３】図２の後、イオン注入によりｎ+領域を形成した段階の構成断面図である（作製法１）。
【図４】図３の後、イオン注入により限定領域となるｐ+領域を形成した段階の構成断面図である（作製法１）。
【図５】図２の後、イオン注入によりｐ+領域を形成した段階の構成断面図である（作製法２）。
【図６】図５の後、ｎ層を成長させた段階の構成断面図である（作製法２）。
【図７】図６の後、イオン注入によりｎ+領域を形成した段階の構成断面図である（作製法２）。
【図８】図７の後、イオン注入によりｐ+領域を拡大形成した段階の構成断面図である（作製法２）。
【図９】図１のＦＥＴのＯＮ状態の電圧例を示す図である。
【図１０】ピンチオフ状態で形成される空乏層を示す図である。
【図１１】ドレイン電圧−ドレイン電流の関係を示す図である。
【図１２】ＯＦＦ状態で形成される空乏層を示す図である。
【図１３】ＯＦＦ状態の高電圧印加時に形成される空乏層を示す図である。
【図１４】実施の形態１のＦＥＴと類似したＦＥＴのもう一つの例を示す図である。
【図１５】図１４のＦＥＴのＯＦＦ状態の高電圧印加時に形成される空乏層を示す図である。
【図１６】実施の形態２におけるＦＥＴの構成断面図である。
【図１７】図１６のＦＥＴの中間製造段階において、ソース領域が形成される膜を積層した段階の断面図である。
【図１８】図１７の後にＲＩＥによりソース領域をパターニングした段階の断面図である。
【図１９】図１８の後に不純物をドープしてゲート領域と限定領域とを形成した段階の断面図である。
【図２０】従来の横形ＪＦＥＴを示す図である。
【図２１】従来の縦型ＪＦＥＴを示す図である。
【発明を実施するための形態】
【００３７】
つぎに、図面を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるＦＥＴを示す構成断面図である。ソース電極１１ａ、１１ｂおよびゲート電極１２ａ、１２ｂは、半導体薄体の一方の主表面に、またドレイン電極１３は他方の主表面に設けられている。限定領域５は、ドリフト領域４の幅およびゲート領域の幅と深さを規定し、ソース領域に隣接する一方の主表面にまで延び、その主表面においてソース電極に接触している。限定領域の電位はソース電位とは別に、独立して印加してもよいが、通常、ソース電位と同電位とするので、別個の配線やシステム等を不要とするため、図１に示すように、ソース電極がソース領域と限定領域の主表面部とにまたがって設けられる。
【００３８】
また、図１では、ソース電極、ゲート電極はそれぞれ２個ずつドレイン領域４をはさむように設け、それぞれ同じ電位を印加したが、動作に支障をきたさない範囲で２個の同種の電極に異なった電位を印加し、共通のドリフト領域の片側ずつに別々の電極から独立に別々の電位が与えることが望ましい。この結果、半導体運転の方法数が増し、また、ドリフト領域の両側に望ましい電位を確実に付与することが可能となる。
【００３９】
また、当然、ソース、ドレインともにそれぞれ１個の電極としてもよい。この１個の電極の場合には、図１において、ソース、ドレイン電極はそれぞれドリフト領域４を位置の基準にしてその片方だけの１個ずつとし、ソース、ゲート電極を取り去った片側の主表面全体に限定領域５は延びた構造とすることが望ましい。
【００４０】
図１に示す電界効果トランジスタに用いられた半導体薄体は、Ｓｉ基板に結晶成長により厚さを増したものとした。ただし、半導体薄体の素材は、Ｓｉに限定されるものではなく、ＳｉＣ、ＧａＡｓ等を用いてもよく、むしろ耐圧性を追求する場合はＳｉＣの方が好ましい。
【００４１】
次に、図１に示す電界効果トランジスタの製造方法を説明する。まず、不純物としてリン（Ｐ）を１０19個／ｃｍ3程度含むドレイン領域３に相当する厚さの基板を用意する。この基板が不純物濃度ｎ+のドレイン領域３を形成する。図２に示すように、この基板の上にＣＶＤ（Chemical Vapor Deposition)法により、キャリアガス、例えばフォスフィン（ＰＨ3）を流しながらリン濃度１０16個／ｃｍ3程度のｎ層を成長させる。
【００４２】
この後、図１に示す構成の電界効果トランジスタを製造する２つの方法がある（作製法１および作製法２）。
【００４３】
まず、作製法１について説明する。図２に示す段階の半導体基板に対し、図３に示すように、ソース領域１ａ、1ｂを形成するためにｎ型不純物としてリンを１０19個／ｃｍ3程度イオン注入する。その後、図４に示すように、限定領域５となるｐ+領域をイオン注入により形成する。ｐ型不純物としてはアルミ（Ａｌ）を用い、その濃度はｎ層の不純物濃度よりも１桁以上高くする（以上、作製法１）。
【００４４】
次に、作製法２について説明する。作製法２においては、図２に示す段階の半導体基板に対して、図５に示すように、まず、アルミイオンをｎ層の不純物濃度よりも１桁以上高い濃度で注入して限定領域５となるｐ+領域を形成する。その後、図６に示すように、ＣＶＤ法によりキャリアガス、例えばフォスフィン（ＰＨ3）を流しながら１０16個／ｃｍ3程度のＰ濃度のｎ層を成長させる。次に、図７に示すように、ソース領域１ａ、１ｂとなるｎ+領域を形成するためにｎ型不純物としてリンを１０19個／ｃｍ3程度注入する。次いで、図８に示すように、ソース領域１ａ、１ｂの外側部を限定するために限定領域５を主表面まで拡張する。この限定領域の拡張は、アルミイオンをｎ層の不純物濃度よりも１桁以上高い濃度でソース領域の外側に注入することにより行う（以上、作製法２）。
【００４５】
この後、図１に示すように各電極１１、１２、１３を各領域の上に形成し本発明の電界効果トランジスタを作製する。ここで、ゲート電極１２はゲート領域２（チャネル領域）とショットキー接触を形成するように設けるが、上記したように、この領域の不純物濃度は低いので容易にショットキー接触とすることができる。電極材としてはＮｉが好ましいが、他の金属膜を用いてもよいし、何種類かの金属膜を積層したものでもよい。上記ゲート電極以外のソース電極およびドレイン電極は各接触する領域とオーミック接触を形成する。
【００４６】
図９は、図１に示す電界効果トランジスタのＯＮ状態のソース、ゲート、ドレインの各電圧を例示する図である。通常、ソース電極を接地し、ゲート電圧はソース電圧とほぼ同じ電圧ゼロ付近で使用する。ＯＮ状態では、電子はｎ型不純物領域であるソース領域１ａ、１ｂおよびゲート領域２ａ、２ｂから、半導体薄体２０の厚さ方向に延びる長さ１０μｍ程度のドリフト領域４を経て、ドレイン領域３に到達する。ドリフト領域とは、ゲート領域直下の狭いチャネル領域とは異なり、電荷担体がドレイン電位に引き付けられて移動するゲート領域からドレイン領域にいたる比較的広い領域をさす。このドリフト領域４はｐ型不純物領域である限定領域５によってその幅が規定されている。
【００４７】
ゲート電圧ゼロ付近で使用する場合、ドレイン電圧を正にして高くすると、電子流は、ｐ型不純物領域である限定領域５によって規定されたドリフト領域４を流れる。ドリフト領域４の電位分布はドレイン領域付近で急勾配に高くなるので、電子流が加速され、逆バイアスの電界がドリフト領域のゲート領域に近い部分に発生する。この空乏層はドレイン電圧の上昇につれ成長し、空乏層がドリフト領域の幅にまで達したときピンチオフが成立する。ピンチオフが起きると、それ以上ドレイン電圧を高くしてもドレイン電流は増加せず、一定の飽和電流を維持する。図１０は、ピンチオフが発生し、空乏層６が、ｐｎ接合部の低不純物濃度領域であるドリフト領域４に形成されている様子を示す図である。電子流は空乏層６によって狭められ、ドレイン電流は飽和することになる。
【００４８】
図１１は、ドレイン電流とドレイン電圧との関係を示す図である。ゲート電圧がゼロ付近のときドレイン電圧を高くしてゆくと、線形にドレイン電流が上昇する。しかし、ドレイン電圧がピンチオフ電圧に達すると、上記したように空乏層がドリフト領域の両側のｐｎ接合部からドリフト領域側に成長し、ドリフト領域をふさぎ、ドレイン電流の飽和が生じるようになる。このドレイン電流の立上りの勾配は、従来の電界効果トランジスタに比較して大きい。すなわち、低いドレイン電圧で高電流を得ることができ、この結果、従来よりも小さな損失で大電流を供給できるようになる。
【００４９】
図１１には、ゲート電圧を高くしＶgoff以上となった場合（ただし、Ｖgoffを超えて一定以上高くすることはない）に、ドレイン電流がほとんど流れないＯＦＦの状態も併せて示されている。このようなＯＦＦ状態では、図１２に示すように、ゲート電極１２とゲート領域２とのショットキー接触部に逆バイアス電圧がかかり、ゲート領域２に空乏層７が形成される。ここで形成される空乏層は電子流の方向に長いものであり、かつ、ゲート電圧は上記したようにＶgoffを超えて一定以上高くはしないので、この空乏層に高いエネルギを有した電子が流入することがない。したがって、この空乏層により、電子流が遮断される状態が出現する。
【００５０】
従来の縦型ＪＦＥＴであるＳＩＴでは、上記したように、ドレイン電圧とベース電圧によりドレイン電流、ＯＮ−ＯＦＦ等の制御を行うのに対して、本発明の電界効果トランジスタでは、上記空乏層の形成の有無によりＯＮ−ＯＦＦ制御を行う。この結果、本発明の電界効果トランジスタでは高電圧、高電流の制御を確実に行うことが可能となった。
【００５１】
ＯＦＦ状態で電流が遮断されているときに、ドレインに高電圧が印加された場合は、図１３に示すように、ドレイン領域に近いドリフト領域４と限定領域５との界面であるｐｎ接合部に空乏層８が形成される。この空乏層８が高電圧を負担するので、耐圧性が優れた電界効果トランジスタとなる。この空乏層８は、上記した空乏層のできかたと同様に、不純物濃度が低いほど巾広く、低不純物濃度側に形成される。図１３に示すように、図１３の状態からさらに電圧を高くしても空乏層８は未だドレイン側に成長の余地があるので、非常に高電圧に耐えることが可能となる。
【００５２】
この結果、従来の横型ＪＦＥＴは無論のこと、従来の縦型ＪＦＥＴに比較しても一層高い耐圧性を確保することが可能となった。具体的には横型ＪＦＥＴではソース／ゲート電極間隔１ｍｍ、チャネル長２ｍｍであったのに対して、本発明の図１の接合型電界効果トランジスタでは、チャネル長１０μｍとなり、同じドレイン電圧に対して２００倍の電流を流すことが可能であった。
【００５３】
ドレイン領域３は、図１に示すように表面に広がった構造とする場合もあるが、図１４に示すように、ドレイン電極下にドリフト領域４によって半導体基板内部に位置する内面側界面が覆われた構造としてもよい。図１４に示す形状のドレイン電極の場合、ＯＦＦ状態で高電圧がドレインに印加されたとき、その高電圧を負担する空乏層８は、図１５に示すように形成される。
【００５４】
また、ドレイン領域３を図１に示すように表面に広がった構造とし、ドリフト領域４を図１４に示すように、そのドレイン領域３に突き当たる形状にする構造も本発明の範囲には含まれる。この場合、ドリフト領域４を囲む限定領域５とドレイン３とは、ドリフト領域４の外側に広く、ｐ+／ｎ+界面を形成する。また、この場合には、限定領域５であるｐ+領域のｐ型不純物濃度を図１または図１４に示すものより高くして、ドレイン領域３の厚さを厚くする。この結果、空乏層は限定領域のｐ+領域とドレイン領域のｎ+領域との界面のドレイン領域側に形成され高電圧を負担する。
【００５５】
（実施の形態２）
図１６は実施の形態２におけるＦＥＴの構成断面図である。図１６において、ソース領域１は半導体層の表面の上に突き出て凸状に形成されており、例えばＮｉで構成されるソース電極１１とオーミック接触が成立するように、例えば１０19ｃｍ-3を大きく超える高濃度のｎ型不純物を含んでいる。チャネル領域１０は、ｎ型不純物を、例えば濃度１×１０15ｃｍ-3程度含み、ソース領域１の下に形成されている。ゲート領域２はｐ型不純物を、例えば濃度１０19ｃｍ-3含み、２個のゲート電極１２の直下の表面にそれぞれ形成されている。限定領域５はゲート領域２を囲み、チャネル領域１０を両側から挟むように、半導体薄体の一定厚さ分だけ形成されている。この限定領域５はゲート領域と同じ種類のｐ型不純物を同じ濃度含んでいる。ドリフト領域４は一方の端部ではチャネル領域１０と接し、かつ限定領域５に限定され、半導体薄体の他方の表面に向かって一定厚さ分、半導体薄体に広がって形成され、他方の端部でドレイン領域３に接している。このドリフト領域４はｎ型不純物を、例えば９×１０16ｃｍ-3程度含んでいる。このドリフト領域４と接して、他方の表面に露出して、高濃度、例えば１０19ｃｍ-3を大きく超える濃度のｎ型不純物を含むドレイン領域３が形成されている。ドレイン電極１３は一方の表面に設けられているソース電極１１と対向する他方の表面の位置に形成されている。電極はいずれの電極もＮｉで形成することが望ましいが、他の金属膜でもよいし、また何種類かの金属膜を積層した多層膜でもよい。この実施の形態２では、ゲート電極、ソース電極およびドレイン電極はいずれも、各接触する領域とオーミック接触を形成する。各領域の望ましい不純物濃度を整理すると次のようなる。
ソース領域１、ドレイン領域３：ｎ型不純物 >> １×１０19ｃｍ-3
チャネル領域１０：ｎ型不純物=１×１０15ｃｍ-3
ドリフト領域４：ｎ型不純物=９×１０16ｃｍ-3
限定領域５、ゲート領域２：ｎ型不純物 >> １×１０19ｃｍ-3
このＦＥＴのＯＮ−ＯＦＦ動作は次のようにして行われる。まず、ＯＦＦ状態では、ゲート電極１２に逆バイアス電圧を印加して、チャネル領域１０とゲート領域２および限定領域５とのｐｎ接合界面から空乏層をチャネル領域１０に張り出させる。空乏層がチャネル領域における他方の表面に向かう経路断面を塞いだとき、ＯＦＦ状態が実現する。ＯＦＦ状態において、ドレイン電圧を高めてゆくと、限定領域５とドリフト領域４とのｐｎ接合界面に空乏層が生成し、低濃度のドリフト領域に向かって張り出してくる。この空乏層は電圧を負担するので、素子としての耐圧性能が向上する。また、ＯＮ状態のときは、チャネル領域１０からドリフト領域４を経てドレイン領域３にキャリアが流れる。この経路にはキャリアの流れを妨げる抵抗はないので、電力が消費されることはほとんどない。したがって、図１６に示すＦＥＴにおいても、実施の形態１のＦＥＴと同様に低消費電力で耐圧性能に優れた素子を提供することができる。実施の形態２のおける図１６のＦＥＴの特徴は、上記の性能面に加えて、構造が簡明であることにある。このため、実施の形態１のＦＥＴに比べて、少ない工程で高い歩留りで製造することが可能となる。
【００５６】
次に、このＦＥＴの製造方法について説明する。まず、図１７に示すように、ｎ+型半導体基板３１上に、ｎ型半導体層３２、ｎ-半導体層３３、ｎ+半導体層３４を順次積層する。次いで、図１８に示すように、ＲＩＥ(Reactive Ion Etching)により、ソース領域１を形成するため、他の部分をエッチングして除く。その後、図１９に示すように、ｐ型不純物イオンをイオン注入して、ゲート領域２および限定領域５を形成する。この後、電極としてＮｉを積層すると、図１６に示すＦＥＴが完成する。この実施の形態２における電極は、ゲート電極も含めてオーミック接触が形成されるように設けるが、ゲート領域２の不純物濃度は高いのでオーミック接触の形成は容易である。
【００５７】
この製造方法によれば、製造工程が簡略になり、マスク数も減少する。また、マスクの位置ずれが発生する機会も減少するので、歩留りを向上させることができる。
【００５８】
（実施の形態２に対応する実施例）
半導体薄体およびその上に積層する半導体層をすべて４Ｈ−ＳｉＣで形成し、下記の寸法を有するＦＥＴについて、耐圧性能とＯＮ抵抗とを測定した。
ドリフト領域厚さｔ1＝２．２μｍ
限定領域厚さｔ2＝１μｍ
チャネル領域幅＝１０μｍ
（測定結果）
耐圧：３８０Ｖ（ＯＦＦ時のゲート電圧２２Ｖのとき）
ＯＮ抵抗：０．７ｍΩ・ｃｍ2
上記のように、本発明のＦＥＴは、耐圧性能が高く、かつＯＮ抵抗が非常に低い結果が得られた。したがって、高耐圧で、低消費電力を達成し、なお簡明な構造を有するので、製造が容易であり製造コストも低く抑えることが可能である。
【００５９】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら実施の形態および実施例に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図されている。
【符号の説明】
【００６０】
１ ソース領域、２ ゲート領域、３ ドレイン領域、４ ドリフト領域、５ 限定領域、６ ピンチオフ状態で形成される空乏層、７ ＯＦＦ状態にするとき形成される空乏層、８ ＯＦＦ状態で高電圧印加時に形成される空乏層、９ 横型ＪＦＥＴのチャネル領域、１０ 本発明のＦＥＴのチャネル領域、１１ ソース電極、１２ ゲート電極、１３ ドレイン電極、２０ 半導体薄体。
【特許請求の範囲】
【請求項１】
半導体薄体の一の主表面の側に設けられた第１導電型のソース領域と、
前記一の主表面に設けられ、かつ前記ソース領域と連続する第１導電型のチャネル領域と、
前記一の主表面に設けられ、かつ前記チャネル領域の範囲を限定する第２導電型の限定領域と、
前記半導体薄体の他の主表面に設けられた第１導電型のドレイン領域と、
前記チャネル領域から前記ドレイン領域へと、前記半導体薄体の厚さ方向に連続する第１導電型のドリフト領域とを備え、
前記ドリフト領域および前記チャネル領域の第１導電型の不純物濃度は、前記ソース領域および前記ドレイン領域の第１導電型の不純物濃度、および前記限定領域の第２導電型の不純物濃度よりも低く、
前記チャネル領域の第１導電型の不純物濃度は、前記ドリフト領域の第１導電型の不純物濃度よりも低い、電界効果トランジスタ。
【請求項２】
前記ソース領域は前記一の主表面の上に突き出して形成され、前記チャネル領域は前記ソース領域の下に連続して形成されている、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記限定領域は２つの領域からなり、前記チャネル領域は、前記限定領域を構成する前記２つの領域の各々に接触して前記２つの領域の間に配置されている、請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記限定領域に電気的に接続されたゲート電極をさらに備え、
前記電界効果トランジスタにおいて、前記ゲート電極は、前記限定領域とオーミック接触を形成している、請求項１〜３のいずれかに記載の電界効果トランジスタ。
【請求項５】
濃度Ｃｓの第１導電型不純物を含む第１導電型の半導体基板の上に前記濃度Ｃｓよりも低濃度である濃度Ｃ１の第１導電型の第１半導体層を成膜する工程と、
第１導電型の前記第１半導体層の上に、前記濃度ＣｓおよびＣ１よりも低濃度である濃度Ｃ２の第１導電型の第２半導体層を成膜する工程と、
第１導電型の前記第２半導体層の上に、前記濃度Ｃ１およびＣ２よりも高濃度である濃度Ｃ３の第１導電型の第３半導体層を成膜する工程と、
第１導電型の前記第３半導体層にソース領域を遮蔽するマスクをかけてエッチングすることにより前記ソース領域以外の第１導電型の前記第３半導体層を除去する工程と、
前記ソース領域の両側の第１導電型の前記第２半導体層に第２導電型不純物をドープして、前記濃度Ｃ２よりも高濃度である濃度Ｃ４の第２導電型の限定領域を形成する工程とを備える、電界効果トランジスタの製造方法。
【請求項６】
第１導電型の前記第３半導体層のエッチング時の前記マスクをそのまま用いて、前記第２導電型不純物のドープのためのイオン注入を行う、請求項５に記載の電界効果トランジスタの製造方法。
【請求項１】
半導体薄体の一の主表面の側に設けられた第１導電型のソース領域と、
前記一の主表面に設けられ、かつ前記ソース領域と連続する第１導電型のチャネル領域と、
前記一の主表面に設けられ、かつ前記チャネル領域の範囲を限定する第２導電型の限定領域と、
前記半導体薄体の他の主表面に設けられた第１導電型のドレイン領域と、
前記チャネル領域から前記ドレイン領域へと、前記半導体薄体の厚さ方向に連続する第１導電型のドリフト領域とを備え、
前記ドリフト領域および前記チャネル領域の第１導電型の不純物濃度は、前記ソース領域および前記ドレイン領域の第１導電型の不純物濃度、および前記限定領域の第２導電型の不純物濃度よりも低く、
前記チャネル領域の第１導電型の不純物濃度は、前記ドリフト領域の第１導電型の不純物濃度よりも低い、電界効果トランジスタ。
【請求項２】
前記ソース領域は前記一の主表面の上に突き出して形成され、前記チャネル領域は前記ソース領域の下に連続して形成されている、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記限定領域は２つの領域からなり、前記チャネル領域は、前記限定領域を構成する前記２つの領域の各々に接触して前記２つの領域の間に配置されている、請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記限定領域に電気的に接続されたゲート電極をさらに備え、
前記電界効果トランジスタにおいて、前記ゲート電極は、前記限定領域とオーミック接触を形成している、請求項１〜３のいずれかに記載の電界効果トランジスタ。
【請求項５】
濃度Ｃｓの第１導電型不純物を含む第１導電型の半導体基板の上に前記濃度Ｃｓよりも低濃度である濃度Ｃ１の第１導電型の第１半導体層を成膜する工程と、
第１導電型の前記第１半導体層の上に、前記濃度ＣｓおよびＣ１よりも低濃度である濃度Ｃ２の第１導電型の第２半導体層を成膜する工程と、
第１導電型の前記第２半導体層の上に、前記濃度Ｃ１およびＣ２よりも高濃度である濃度Ｃ３の第１導電型の第３半導体層を成膜する工程と、
第１導電型の前記第３半導体層にソース領域を遮蔽するマスクをかけてエッチングすることにより前記ソース領域以外の第１導電型の前記第３半導体層を除去する工程と、
前記ソース領域の両側の第１導電型の前記第２半導体層に第２導電型不純物をドープして、前記濃度Ｃ２よりも高濃度である濃度Ｃ４の第２導電型の限定領域を形成する工程とを備える、電界効果トランジスタの製造方法。
【請求項６】
第１導電型の前記第３半導体層のエッチング時の前記マスクをそのまま用いて、前記第２導電型不純物のドープのためのイオン注入を行う、請求項５に記載の電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−１２４５９７（Ｐ２０１１−１２４５９７Ａ）
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２０１１−１９８６０（Ｐ２０１１−１９８６０）
【出願日】平成２３年２月１日（２０１１．２．１）
【分割の表示】特願平１１−３６６７９９の分割
【原出願日】平成１１年１２月２４日（１９９９．１２．２４）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（５９６０６５０２７）
【出願人】（５９９０１４８２８）
【Ｆターム（参考）】
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２３年２月１日（２０１１．２．１）
【分割の表示】特願平１１−３６６７９９の分割
【原出願日】平成１１年１２月２４日（１９９９．１２．２４）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（５９６０６５０２７）
【出願人】（５９９０１４８２８）
【Ｆターム（参考）】
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