【課題】 従来の半導体製造工程を大きく変更することなく、電界効果型トランジスタの実効的なチャネル面積の増大が可能な半導体装置及び半導体装置の製造方法を提供することを課題とする。
【解決手段】 電界効果型トランジスタの素子分離領域、ソース及びドレイン領域、チャネル領域が、半導体基板表面上に設けた複数の溝に沿って構成されていることを特徴とする半導体装置及び平坦な半導体基板の表面に一定間隔一定幅の線状パターン形成する工程、線状パターンをマスクとして半導体基板をエッチングし複数の溝を形成する工程、及び複数の溝に沿ってチャネル領域が構成された電界効果型トランジスタを形成する工程を含む半導体装置の製造方法によって解決される。 （もっと読む）

本発明は、ソース(24)およびドレイン(29)、並びにこれらのソースとドレインの間に配置されたバリア領域(27)を備えたトランジスタ(21)を提案する。バリア領域は、半導体材料の真性または低濃度ドーピング領域(26,28)によってソースおよびドレインから分離されている。バリア領域と真性または低濃度ドーピング領域との界面にポテンシャルバリアが形成される。ゲート電極(32)はポテンシャルバリアの付近に設けられ、ゲート電極に適切な電圧を印加することによって、ポテンシャルバリアの実効的な高さおよび／または幅を調整することができる。
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【課題】高性能Ｇｅチヤネル構造により、移動度および相互コンダクタンスに優れたＨＥＭＴ、ＣＭＯＳデバイスを提供する。
【解決手段】 半導体基板上に複数の半導体層と、より高いバリアまたはより深い閉じ込め量子井戸を有し、相補型ＭＯＤＦＥＴおよびＭＯＳＦＥＴのための非常に高い正孔移動度を有する圧縮ひずみエピタキシャルＧｅ層のチャネル構造を取り込み、層状ヘテロ構造をもつ高移動度Ｇｅチャネル電界効果トランジスタを形成する。 本発明は、室温より上（４２５Ｋ）から極低温（０．４Ｋ）までの広範な温度動作範囲を有し、低温であっても高いデバイス性能が達成可能であることに加えて、ディープ・サブミクロンの現況技術のＳｉ ｐＭＯＳＦＥＴに勝る、移動度および相互コンダクタンスの向上が可能である。 （もっと読む）

小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法が提供される。この方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
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【課題】バンドギャップを小さくすると共に電子散乱が抑制され、炭化珪素を用いたチャネル領域でのキャリア移動度を向上させた半導体素子、並びにレーザを発振する発光素子を提供する。
【解決手段】ＳｉＣ基板１１上に、ＡｌドープされたＳｉ_０．９Ｍ_０．１Ｃ混晶（Ｍは、Ｇｅ，Ｓｎ，Ｐｂの少なくとも一種）よりなる薄膜または細線のＡｌドープＳｉＭＣ層１４が設けられている。また、ＳｉＣ基板１１の内部に、ＡｌドープされたＳｉ_０．９Ｍ_０．１Ｃ混晶（Ｍは、Ｇｅ，Ｓｎ，Ｐｂの少なくとも一種）よりなる薄膜または細線のＡｌドープＳｉＭＣ層１４が設け発光させる。 （もっと読む）

【課題】素子間を分離する絶縁層を容易に形成することができ、また配線の段切れを防止することができ、さらには配線部における寄生容量も低減できる、半導体装置およびその製造方法を提供する。
【解決手段】ＳｉＣ基板（またはＳｉＣ薄膜）に素子間を分離する溝１７が形成され、その溝１７内が酸化膜（ＳｉＯ_２）１８などの絶縁膜で埋め込まれた構造とする。絶縁膜は堆積によって形成すればよいので、１ｕｍ以上の厚みが容易に得られ、簡便な方法でありながら、良好に素子分離することが可能となる。溝１７内を埋め込んだ絶縁膜上に配線することで、断線を防止し、寄生容量を低減することが可能である。 （もっと読む）

【課題】多結晶Ｓｉ埋め込みゲートＳｉＣ接合ＦＥＴで、高耐圧と低オン抵抗の両立を図る。
【解決手段】ｎ^＋−ＳｉＣをドレイン層とし、ｎ^＋ドレイン層に接するｎ^-−ＳｉＣをドリフト層とする。ｎ^-ドリフト層上に形成されたｎ^＋−ＳｉＣをソース層とし、ｎ^＋ソース層からｎ^-ドリフト層の所定深さまでトレンチ溝を形成することでｎ^-ドリフト層の一部をチャネル領域とする。こうして、前記トレンチ溝を充填するｐ型多結晶Ｓｉをゲート領域とする接合ＦＥＴにおいて、少なくとも前記チャネル領域の側壁部分がｐ型多結晶Ｓｉゲート領域と酸化膜を介さずに接する。 （もっと読む）

シリコン内の接合型電界効果トランジスタを用いて相補型論理回路を構築する方法が開示される。本発明は、理想的に、好ましくは６５ｎｍ未満のディープサブミクロンの寸法に適したものである。本発明の基礎となるものは、エンハンスメントモードで動作する相補型接合型電界効果トランジスタである。このＪＦＥＴの速度−パワー性能はサブ７０ｎｍ寸法のＣＭＯＳデバイスに匹敵するものになる。しかしながら、ＪＦＥＴの最大電源電圧は依然として内蔵電位（ダイオードの電圧降下）より小さく制限される。より高い電圧レベルまで駆動される外部回路へのインターフェースを必要とする一定の用途を満足させるため、本発明は、ＪＦＥＴと同一基板上にＣＭＯＳデバイスを構築する構造及び方法を含む。 （もっと読む）

【課題】 高いキャリア移動度を得ると共に大電流化を可能とする。
【解決手段】 チャネル領域において、不純物が実質的にドープされていないＳｉ_0.9Ｇｅ_0.1Ｃスイッチング層１４と、Ｓｉ_0.9Ｇｅ_0.1Ｃスイッチング層１４の一部に設けられた溝の、スイッチング層表面と略直交する溝内壁に形成されたＳｉＣ電子供給層１０とが隣接して設けられている。 （もっと読む）

炭化ケイ素半導体デバイスを形成するいくつかの方法が開示される。これらの方法は、第１の厚さを有する炭化ケイ素基板の第１の表面に半導体デバイスを形成するステップと、炭化ケイ素基板の第１の表面にキャリア基板を取り付けるステップとを含む。キャリア基板は、炭化ケイ素基板に機械的支持を提供する。これらの方法はさらに、炭化ケイ素基板を、第１の厚さ未満の厚さまで薄くするステップ、炭化ケイ素基板の第１の表面とは反対側の薄くされた炭化ケイ素基板の表面に金属層を形成するステップ、および炭化ケイ素基板の第１の表面とは反対側の薄くされた炭化ケイ素基板の表面にオーミックコンタクトを形成するために、金属層を局所的にアニールするステップを含む。炭化ケイ素基板は、個片化された半導体デバイスを提供するために、個片化される。
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【課題】優れた高周波特性と高い歩留まりとを有するＴ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法を提供すること。
【解決手段】基板であるＧａＮ系半導体基板１上に、ナイトライド系半導体層であるＡｌＧａＮ層２が形成され、ＡｌＧａＮ層２上に表面保護膜であるアニール保護膜４が形成され、アニール保護膜４の一部にＡｌＧａＮ層２に達する開口部が形成され、該開口部を通してＡｌＧａＮ層２に接するＴ字型ゲート電極であるゲート電極６が自己整合的に形成されていることを特徴とするＴ字型ゲート構造ナイトライド系電界効果トランジスタを構成する。 （もっと読む）

半導体装置およびその装置の製造方法を説明する。装置は、ＳｉＣにおいて実施され、エピタキシャルに成長したｎ型ドリフト、ｐ型溝ゲート領域、およびｐ−溝ゲート領域の上にあるｎ型のエピタキシャルに再成長したチャネル領域を含んでよい。ソース領域は、チャネル領域の上でエピタキシャルに再成長したり、選択的にチャネル領域に注入してよい。その後、ソース、ゲートおよびドレイン領域とのオーム接点が形成されてよい。装置は、ガードリング、接合型ターミネーション・エクステンション（ＪＴＥ）、またはその他の適当なｐ−ｎ遮断構造などのエッジターミネーション構造を含んでよい。装置は異なる閾値電圧で加工してよく、同じチャネルドーピングに対して、減少および増加モードの両方の操作を行ってよい。装置は、デジタル、アナログ、およびモノリシックのマイクロ波集積回路で個別電力トランジスタとして使用してよい。
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自己整合縦型接合型電界効果トランジスタを、エッチング注入ゲートおよび集積逆並列ショットキーバリアダイオードと組み合わせたスイッチング素子が、記載されている。ダイオードのアノードは、漂遊インダクタンスによる損失を低減するために、デバイスレベルでトランジスタのソースに接続される。ＳＢＤアノード領域におけるＳｉＣ表面は、ＳＢＤのターンオン電圧と関連するパワー損失が低減されるよう低いショットキーバリア高さを達成するために、乾式エッチングによって調整される。
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高電力トランジスタが提供される。この高電力トランジスタは、ソース領域２０とドレイン領域２２とゲート接点２４を含んでいる。ゲート接点は、ソース領域とドレイン領域の間に配置されている。第１及び第２のオーミック接点がそれぞれ、ソース及びドレイン領域上に設けられている。第１及び第２のオーミック接点はそれぞれ、ソース接点及びドレイン接点を構成する。ソース接点及びドレイン接点は、それぞれに対応する第１及び第２の幅を有する。第１及び第２の幅は異なる。高電力トランジスタの製作方法も提供される。
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【課題】比較的高速な動作が可能で、駆動電圧を比較的低くできる静電誘導型トランジスタを提供することである。
【解決手段】アノード電極９と、半導体層７、７１と、この半導体層に埋め込まれたゲート電極５と、カソード電極２とを備えたゲート電極埋め込み静電誘導型トランジスタである。ゲート電極５は、金属膜に貫通孔が形成されてなり、金属膜のアノード側及びカソード側に絶縁層４、１０１または高抵抗半導体層が配されてチャネルを形成している。ゲート電極５は、ゲート電極となる金属膜を形成する工程、ＡｌとＳｉを同時にスパッタすることによりＡｌ柱を自己組織的に形成する工程、Ａｌ柱およびＡｌ柱直下の金属膜をエッチングする工程を含む工程によって形成され得る。 （もっと読む）

【課題】 ソース／ドレイン接合における接合リーク電流を抑制しつつ、バックゲートバイアスをトランジスタごとに個別に制御する。
【解決手段】 不純物のイオン注入を半導体基板１１に局所的に行い、ウェル１２ａ、１２ｂを半導体基板１１に形成してから、半導体基板１１の表面に絶縁層１３を形成し、単結晶半導体層２３を介して半導体基板１１上の絶縁層１３上に半導体基板２１を貼り合わせた後、多孔質層２２をエッチング除去することにより、多孔質層２２を境界として半導体基板２１を単結晶半導体層２３から剥離する。
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【課題】 イオン注入に好適なマスク（注入阻止層）の形成工程を含むイオン注入領域形成工程を備えた炭化珪素半導体装置の製造方法を提供する。
【解決手段】 炭化珪素半導体装置の製造方法は、注入阻止層形成工程と、イオン注入工程と、注入阻止層除去工程とを備えている。注入阻止層形成工程では、炭化珪素基板において、イオンが注入される領域を露出させるパターンを有する注入阻止層を形成する。イオン注入工程では、注入阻止層が形成された炭化珪素基板に注入阻止層をマスクとしてイオンを注入する。注入阻止層除去工程では、イオン注入工程においてイオンが注入された炭化珪素基板から注入阻止層を除去する。さらに、注入阻止層形成工程では、珪素原子よりも原子量が大きい元素を構成元素として含み、かつイオンが注入されるときの炭化珪素基板の温度よりも融点が高い材料からなる注入阻止層を形成する。 （もっと読む）

【課題】ブロッキング特性が効率的で、かつ複雑でないプロセスによって製造することができる炭化シリコントレンチ装置の端部構造を提供する。
【解決手段】炭化シリコン半導体装置に、１つまたは複数のトレンチからなる端部領域を設け、かつこの端部領域に、端部領域と半導体装置の活性領域とを連絡するメサ部を形成する。 （もっと読む）

トランジスタ、典型的にはＭＥＳＦＥＴを製造する方法は、ダイヤモンド材料のさらなる層を堆積させることができる成長面を有する単結晶ダイヤモンド材料を含む基板を形成することを含む。基板は、好ましくは、ＣＶＤプロセスにより形成され、高純度である。成長面は、３ｎｍ以下の二乗平均平方根粗さを有するか、又は３ｎｍを超える段差若しくは突起部を有しない。さらなるダイヤモンド層が、成長面上に堆積され、トランジスタの活性領域を定める。任意選択のｎ＋遮蔽層を基板内又は基板上に形成し、続いて、高純度ダイヤモンドの追加層を堆積する。この方法の一実施形態では、真性ダイヤモンドの層は、高純度層の上面に直接形成され、その後に、ホウ素ドープ（「デルタドープ」）層が続く。デルタドープ層内にトレンチが形成され、これによりゲート領域を定める。
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【課題】 耐圧が高く、オン抵抗が低い半導体装置およびその製造方法を提供する。
【解決手段】 基板（１０）と、該基板上に形成され、ＳｉＣドリフト層（１４）と、ＧａＮ系半導体層（１８）と、ＧａＮ系半導体層上に形成されたソース電極（６０）若しくはエミッタ電極並びにゲート電極（６２）と、前記ＳｉＣドリフト層の前記ＧａＮ系半導体層と相対する面に接続されたドレイン電極（６４）またはコレクタ電極と、を具備する半導体装置およびその製造方法である。ＳｉＣドリフト層を有することによりドリフト層の厚膜化が可能となりドレイン耐圧が高くできる。さらに、チャネル移動度の高いＧａＮ系半導体層をチャネル層として用いることによりオン抵抗が低い半導体装置およびその製造方法を提供することができる。 （もっと読む）