【課題】小型化可能な、量子井戸デバイスおよびその製造方法を提供する。
【解決手段】量子井戸ＱＷデバイスは、基板１を覆う量子井戸領域ＱＷ、量子井戸領域の一部を覆うゲート領域Ｇ、ゲート領域に隣接するソース領域Ｓおよびドレイン領域Ｄを含む。量子井戸領域は、第１バンドギャップを有する半導体材料を含むバッファ構造２と、バッファ構造２を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造３と、チャネル構造３と接する第３バンドギャップを有するアンドープの半導体材料を含むバリア構造４とを含み、第１バンドギャップと第３バンドギャップは、第２バンドギャップより広い。ソース領域Ｓとドレイン領域Ｄは、それぞれゲート領域Ｇに対してセルフアラインであり、第４バンドギャップを有する半導体材料を含み、第４バンドギャップは第２バンドギャップより広い。 （もっと読む）

デバイスにおける電流フローが整流接合（例えば、ｐ−ｎ接合又は金属半導体接合）の間で制限される、半導体デバイスが記載される。デバイスは、非パンチスルー挙動と高められた電流伝導能力を提供する。デバイスは、接合型電界効果トランジスタ（ＪＦＥＴｓ）、静電誘導トランジスタ（ＳＩＴｓ）接合型電界効果サイリスタ、又はＪＦＥＴ電流制限器などのような電力半導体デバイスである。デバイスは、炭化ケイ素（ＳｉＣ）等の広バンドギャップでできている。いくつかの実施形態において、デバイスは、常時オフ型ＳｉＣ垂直接合型電界効果トランジスタである。デバイス及びデバイスを備える回路を製造する方法もまた記載される。 （もっと読む）

【課題】ＳｉＣの高品質単結晶ウェハを提供する。
【解決手段】少なくとも直径約３インチ（７５ｍｍ）と、４°オフ軸のウェハに対して、約５００ｃｍ^−２未満の底面転位密度を有する少なくとも１平方インチ（６．２５ｃｍ^２）の連続した表面領域とを有するＳｉＣウェハであって、その製造方法は、３インチよりわずかに大きい直径を有するＳｉＣブールを形成するステップと、０００１平面に対して約２°と１２°の間の角度で、該ブールをスライスして、ウェハにするステップであって、該ウェハは、各ウェハ上に、５００ｃｍ^−２未満の底面転位密度を有する少なくとも１平方インチの連続した表面領域を有する、ステップとを包含する。前記方法で背蔵した高品質シリコンカーバイド半導体前駆体ウェハ４は、追加的に、１つ以上の少なくとも一つのＩＩＩ族窒化物層６を有する。 （もっと読む）

【課題】基板の結晶面方位を規定して表面の微細な凹凸を抑制した炭化珪素基板上のエピタキシャル相に半導体装置を形成することによって、その電気的特性を改善する。
【解決手段】炭化珪素半導体基板上に形成する半導体装置として、基板の（０００−１）面から０°超で以上１°未満傾斜した面上に成長したエピタキシャル層に、Ｐ型あるいはＮ型領域をイオン注入により選択的に形成して製造したダイオード、トランジスターなどとする。 （もっと読む）

【課題】導電型が異なる不純物層を順に形成する場合に、先に形成した不純物層へのドーピング用の不純物が後に形成する不純物層に混入されることを抑制する。
【解決手段】ｐ⁺型第２ゲート層８を形成してから次のロットでｎ^-型チャネル層７を形成する工程に移行する前の工程として、ｎ^-型チャネル層７の成長温度よりも高い温度においてＣＶＤ装置内のＳｉＣコーティングの表面をエッチングするエッチング処理と、エッチング処理後にＣＶＤ装置内をｎ^-型チャネル層７の成長温度よりも高い温度で加熱する加熱処理とを行う第１の残留不純物除去工程と、ｎ^-型チャネル層７の成長レートよりも早い成長レートにて、後工程で成長させるｎ^-型チャネル層７と同じ導電型の不純物層をカーボン容器の内壁面のＳｉＣコーティングの表面にデポジションするデポジション工程を行う第２の残留不純物除去工程を行う。 （もっと読む）

半導体素子が記載されており、当該素子における電流の流れは変換接合（例えば、ｐ−ｎ接合又は金属−半導体接合）の間に閉じ込められる。当該素子は、非パンチスルー挙動と、促進された導電可能性とをもたらす。当該素子は、接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、又はＪＦＥＴ電流リミッタであり得る。当該素子は、炭化ケイ素（ＳｉＣ）などの広いバンドギャップ半導体により製造され得る。いくつかの実施形態によれば、当該素子は、通常ＯＦＦのＳｉＣ垂直接合型電界効果トランジスタであり得る。当該素子の製法、及び当該素子を備えた回路も記載されている。 （もっと読む）

接合型電界効果トランジスタ（ＪＦＥＴ）などの半導体素子を製造する方法が記載される。方法は、自己整合であり、素子のゲート又はソース／ドレイン領域を形成するために、再成長マスク物質を用いた、選択的エピタキシャル成長に関する。方法は、イオン注入の必要性を除去する。素子は、ＳｉＣなどのワイドギャップ半導体物質から形成される。再成長マスク物質は、ＴａＣである。素子は、放射線及び／または高温にさらされることを含む過酷な環境において使用される。 （もっと読む）

【課題】従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供する。
【解決手段】半導体装置１は、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを有するＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。 （もっと読む）

【課題】信頼性を向上できる炭化珪素半導体装置の製造方法および炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置の製造方法は、以下の工程を備えている。まず、主面１１０ａを含む炭化珪素半導体層１１０が準備される。そして、炭化珪素半導体層１１０の主面１１０ａにシリコンをドーピングして、炭化珪素半導体層に１１０おいてシリコンがドーピングされていない領域よりもシリコン濃度の高い高濃度領域１１５が形成される。そして、高濃度領域１１５と接する位置に、シリコンと化合物を生成する材料を含む金属層１４３、１４４が形成される。そして、金属層１４３、１４４を熱処理して、化合物を含む電極が形成される。 （もっと読む）

【課題】解決しようとする課題は、差動増幅器の入力段の対構成の差動トランジスタに最適な特性の揃ったディュアル静電誘導トランジスタを提供して、トランジスタ製造上の選別を容易にし、対形成不良を少なくし、回路製作上の調整作業を容易にすることである。
【解決手段】本発明では、半導体の１ウェーハ内の隣同士に隣接して、対構成の同一導電型、同一サイズの静電誘導トランジスタを構成して、差動増幅器の入力段用には、１チップとして組立し提供したものである。 （もっと読む）

【課題】配線を形成したときに電極と配線との密着性を向上できる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置１００ａの製造方法は、以下の工程を備えている。まず、炭化珪素半導体層１１０が準備される。そして、炭化珪素半導体層１１０の表面に、金属層が形成される。そして、金属層を熱処理することにより電極１５０が形成される。そして、電極１５０の表面の炭素を除去するためのエッチングが行なわれる。金属層を形成する工程では、金属層を熱処理する温度において炭素よりもシリコンとの反応性が高い金属層を形成する。 （もっと読む）

【課題】所望のキャリア移動度、ドレイン電流を得ることができ、高出力動作することができる、かつ、ゲートの漏れ電流を減少することができるMESFETを用いた半導体装置を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置２０は、第１導電型の半導体基板２と、半導体基板２上に形成され、第２導電型の半導体層よりなるドレイン領域３およびソース領域３と、半導体基板２上であってドレイン領域３とソース領域３の間に形成され、第２導電型の２層以上の半導体層よりなるチャネル領域４と、チャネル領域４上に形成され、チャネル領域４とショットキー接触をなすゲート電極５とを備える。 （もっと読む）

【課題】材料の特性、特に、格子不整の大きな基板の上に良質な結晶を均一に成長でき、それによって良好な特性の半導体素子を提供すること。
【解決手段】ＧａＮ基板またはＳｉＣ基板（１１０１）の(４ ４ −８ ｍ)（ただしｍは１または−１）面上に、活性層（１１０８）を有する光デバイスを形成する。このようなＧａＮまたはＳｉＣ基板（１１０１）において、(４ ４ −８ ｍ)（ただしｍは１または−１）面上に結晶を成長させることによって、良質な結晶を安定して成長させることができる。従って、活性層（１１０８）中の転位密度を下げることができ、光デバイスの特性改善を図ることができる。 （もっと読む）

【課題】ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用可能とすることにより、製造工程を簡略化することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置であるＭＯＳＦＥＴの製造方法は、ＳｉＣ部材であるｎ型ＳｉＣ層を準備する基板準備工程およびｎ型ＳｉＣ層形成工程と、ｎ型ＳｉＣ層上にＴａＣ膜を形成するＴａＣ膜形成工程と、ＴａＣ膜をマスク形状に成形するＴａＣマスク形成工程と、マスク形状に成形されたＴａＣ膜をマスクとして用いて、ｎ型ＳｉＣ層をエッチングするｎ型ＳｉＣ層エッチング工程とを備えている。そして、ｎ型ＳｉＣｚ層エッチング工程では、Ｆを含有するガスとＯを含有するガスとを含む混合ガスを用いたドライエッチングによりｎ型ＳｉＣ層がエッチングされる。 （もっと読む）

【課題】種結晶を用いた昇華システムにおいて形成された結晶の欠陥レベルが低く、より大きく、高品質のＳｉＣ単結晶ウェハを製造する方法を提供する。
【解決手段】少なくとも約１００ｍｍの直径と、約２５ｃｍ^−２未満のマイクロパイプ密度とを有し、また、３Ｃ、４Ｈ、６Ｈ、２Ｈおよび１５Ｒポリタイプからなる群から選択されるポリタイプを有するＳｉＣ単結晶ウェハ。なお、マイクロパイプ密度は、表面上にある全マイクロパイプの総数を、ウェハの表面積で割ったものを表す。 （もっと読む）

【課題】電力用変換器の過電流においてオン抵抗損失の著しい増大を抑制して、電力用変換器の小型・軽量化および低価格化をはかる。
【解決手段】定格電流容量の５倍ないし２０倍のサージ電流が流れる電力用変換器に炭化ケイ素を素材とした静電誘導トランジスタを適用するにあたり、該静電誘導トランジスタのオン時のゲート電圧を定格電流以下の正常動作時にはゲート接合のビルトイン電圧以下として高速、低損失、高効率の電力変換を行い、定格を超える過電流が流れた場合にかぎりゲート電圧をビルトイン電圧以上に昇圧することにより過電流による素子破壊を防止する制御方法によって変換器に使用される炭化ケイ素静電誘導トランジスタの電流容量を変換のそれを大幅に超えない小容量とする。 （もっと読む）

【課題】炭化珪素基板上にオーミック電極を形成する際に、金属と炭化珪素との合金化熱処理を不要にする。
【解決手段】六方晶単結晶の炭化珪素基板１１の（０００１）面にリン（Ｐ）をイオン注入することで、その部分をアモルファス層１２にする。次に、熱処理することで、アモルファス層１２を立方晶単結晶のｎ型炭化珪素１３に再結晶化させる。次に、そのｎ型炭化珪素１３の上面にニッケル（Ｎｉ）を蒸着することで、電極１４を形成する。炭化珪素１３と電極１４との間に形成されるショットキー障壁の高さが低くなり、合金化熱処理を用いることなく、電極１４と炭化珪素１３との間にオーミックコンタクトが実現される。 （もっと読む）

【課題】優れた電気伝導特性を安定して示すカーボンナノチューブ電界効果トランジスタを再現性よく製造することができる方法を提供すること。
【解決手段】まず、基板上にチャネルとなるカーボンナノチューブを配置した後、カーボンナノチューブをパッシベーション膜で保護する。次いで、カーボンナノチューブの両端を切断して、ソース電極およびドレイン電極と接合させる面を露出させる。最後に、カーボンナノチューブの両端に位置する切断面にソース電極およびドレイン電極をそれぞれ接合させる。このようにして製造された電界効果トランジスタは、ソース電極およびドレイン電極に印加する電圧の符号に依存しない電気特性を示す。 （もっと読む）

【課題】ゲートへのノイズマージンが大きい接合ＦＥＴを提供する。
【解決手段】接合ＦＥＴ１は、炭化珪素からなるｎ^＋基板１２の主面に形成された接合ＦＥＴ１のドリフト領域のｎ⁻層１１と、ドリフト領域のｎ⁻層１１に接合して形成されたゲート領域のｐ^＋層９と、ｎ^＋基板１２の上層に設けられたゲート電極１４と、を有している。この接合ＦＥＴ１は、さらに、ｎ^＋基板１２の主面に形成され、ゲート領域のｐ^＋層９とゲート電極１４とを電気的に接続するｐｎダイオード２、３を内蔵している。 （もっと読む）

本発明は、第１および第２メインコンタクト（７）、例えば、ソースおよびドレインコンタクトと、制御コンタクト、例えば、ゲートコンタクト（１０ａ）とを備えたＩＩＩ−Ｖ族ＣＭＯＳデバイスの製造方法に関する。該方法は、ダマシンプロセスを用いて制御コンタクト（１０ａ）を設けることを少なくとも含む。こうして２０ｎｍ〜５μｍの長さおよびショットキー挙動を持つ制御コンタクト（１０ａ）が得られる。Ｃｕなどの低抵抗材料の使用によりゲート抵抗を減少させることができ、ＩＩＩ−Ｖ族ＣＭＯＳデバイスの高周波性能を改善できる。
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