半導体装置
【課題】所望のキャリア移動度、ドレイン電流を得ることができ、高出力動作することができる、かつ、ゲートの漏れ電流を減少することができるMESFETを用いた半導体装置を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置２０は、第１導電型の半導体基板２と、半導体基板２上に形成され、第２導電型の半導体層よりなるドレイン領域３およびソース領域３と、半導体基板２上であってドレイン領域３とソース領域３の間に形成され、第２導電型の２層以上の半導体層よりなるチャネル領域４と、チャネル領域４上に形成され、チャネル領域４とショットキー接触をなすゲート電極５とを備える。
【解決手段】本発明の一実施形態における半導体装置２０は、第１導電型の半導体基板２と、半導体基板２上に形成され、第２導電型の半導体層よりなるドレイン領域３およびソース領域３と、半導体基板２上であってドレイン領域３とソース領域３の間に形成され、第２導電型の２層以上の半導体層よりなるチャネル領域４と、チャネル領域４上に形成され、チャネル領域４とショットキー接触をなすゲート電極５とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にMESFETを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の中で用いられるトランジスタとして、MESFET（metal-semiconductor Field Effect Transistor）が広く知られている。図４は、従来のMESFETを備えた半導体装置５０の構成を示した図である。この半導体装置５０は、絶縁基板１、絶縁基板１上に形成され、p型不純物を含む半導体層からなる緩衝層２、緩衝層２上に形成され、n型半導体層からなるソース・ドレイン領域３、緩衝層２上であってソース領域とドレイン領域の間に形成され、n型半導体層からなるチャネル領域４、チャネル領域４上に形成され、金属からなるゲート電極５、を備える。半導体装置５０におけるMESFETは、緩衝層２、ソース・ドレイン領域３、チャネル領域４、ゲート電極５により構成される。
【０００３】
このMESFETは、ゲートに加える電圧により、ショットキー接合界面直下に形成される空乏層によってキャリアの通路であるチャネルの幅を制御し、ドレイン・ソース間を流れる電流を制御している。このようなMESFETが下記非特許文献１に開示されている。
【０００４】
【非特許文献１】元山裕孝、「超LSI総合事典」、株式会社サイエンスフォーラム、昭和63年3月31日第1版第1刷発行、P.414、“ショットキー（バリア）ゲート電界効果トランジスタ”
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のMESFETは、チャネル領域として１層の半導体層を用いた構成であり、MESFET動作時において、ゲート電圧によりチャネル領域に形成される空乏層を制御し、ドレイン電流を制御している。しかしながら、チャネル領域に半導体単層膜を用いているので、ゲート電圧を調整して空乏層幅をなくしても、キャリア通路断面積が一定となる。よって、ドレイン電流も飽和してしまうことになり、更なるドレイン電流の増加を期待できなくなってしまう。このように、従来のMESFETは、チャネル領域が単層で構成されているため、所望のキャリア移動度、ドレイン電流を得られないという問題があった。
【０００６】
また、チャネル層とゲート電極の間に障壁層がないので、ゲートの漏れ電流が増加し、これによりチャネル中の電子の移動が悪化してしまい、トランジスタ動作が改善しないという問題があった。
【０００７】
そこで本発明はかかる問題を解決するためになされたものであり、所望のキャリア移動度、ドレイン電流を得ることができ、高出力動作することができる、かつ、ゲートの漏れ電流を減少することができるMESFETを備えた半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態における半導体装置は、第１導電型の半導体基板と、半導体基板上に形成され、第２導電型の半導体層よりなるドレイン領域およびソース領域と、半導体基板上であってドレイン領域とソース領域の間に形成され、第２導電型の２層以上の半導体層よりなるチャネル領域と、チャネル領域上に形成され、チャネル領域とショットキー接触をなすゲート電極とを備える。
【発明の効果】
【０００９】
本発明の一実施形態における半導体装置によれば、チャネル領域に２層以上の半導体層を備える構成である。従って、ゲート電圧を制御して、半導体物性上の移動度、バンドギャップ等の適正なチャネル層を選択することができるため、所望のキャリア移動度、ドレイン電流を得ることとができ、高出力動作することができる。
【００１０】
また、チャネル領域の最上層に障壁層を形成することにより、ゲート漏れ電流が減少し、チャネル中の電子の移動を改善することができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１におけるMESFETを備えた半導体装置２０の構成を示した図である。本実施の形態における半導体装置２０は、絶縁基板１と、絶縁基板１上に形成され、例えばp型（第１導電型）不純物を含むSi半導体よりなる緩衝層２、緩衝層２上に形成され、例えばn型（第２導電型）Si半導体層よりなるソース・ドレイン領域３、緩衝層２上であってソース・ドレイン領域３の間に形成され、２層以上のn型半導体層よりなるチャネル領域４、チャネル領域４上に形成され、チャネル領域４とショットキー接触をなすゲート電極５、を備える。本実施の形態では、チャネル領域４は、下層からSi層６／SiGe層７／InAs層８の３層で形成する。半導体装置２０におけるMESFETは、緩衝層２（半導体基板）、ソース・ドレイン領域３、チャネル領域４（Si層６／SiGe層７／InAs層８）、ゲート電極５より構成される。
【００１２】
ここで、Si層６中におけるSi金属の移動度は、１３５０cm2／V・Sである。SiGe層７中におけるSiGe金属の移動度は、約１３５０〜３６００cm2／V・Sである。InAs層６中におけるInAs金属の移動度は、約３３０００cm2／V・Sである。すなわち、チャネル領域４は、下層から移動度が大きくなるように形成した構成である。
【００１３】
次に、半導体装置２０（MESFET）の動作について説明する。上述した様に、半導体装置２０（MESFET）は、拡散層からなるソース・ドレイン領域３の間にチャネル領域４がある。このチャネル領域４はソース・ドレイン領域３と同一の電導型で形成されている。チャネル領域４の上にはショットキ接合を形成する金属が直接接触しており、この金属がゲート電極５となる。
【００１４】
チャネル領域４がソース・ドレイン領域３と同一の導電型で形成されているため、ソースドレイン間に電位差を与えると、チャネル領域４のうち空乏化していない領域が導電領域となり電流が流れる。すなわち、ショットキ接合に順方向となるゲート電圧を加えることで、チャネル領域４の空乏層幅が最下層側から減少していき、その結果この導電領域が大きくなりチャネル電流が増える。以上より、半導体装置２０は、ゲート電圧でチャネル電流を制御することで、トランジスタ動作を実現させている。
【００１５】
また、本実施の形態におけるチャネル領域４は、Si層６／SiGe層７／InAs層８の３層で形成しており、ゲート電圧を制御することで、最下層から空乏化していない領域を制御し、導電領域となる層を選択することができる。すなわち、小さいドレイン電流を流したいときは、Si層６のみ導電領域となるようにゲート電圧を調整する。また、ドレイン電流を大きくしたいときは、Si層６／SiGe層７／InAs層８の３層が導電領域となるようにゲート電圧を調整する。
【００１６】
以上より、本実施の形態における半導体装置２０のチャネル領域４は、２層以上の半導体層を備え、かつ下層から移動度が大きくなるように形成した構成のため、ゲートに加える電圧で空乏層を制御し、キャリアの通路であるチャネル層を制御することにより、所望のキャリア移動度、ドレイン電流を得ることができる。また、チャネル層の最上層に移動度が大きいInAs層８を備えたので、キャリアが通過するチャネル層が最上層になるほど、キャリア移動度が増加し、高ドレイン電流を得ることができる。
【００１７】
また、キャリア最下層に、移動度が小さいSi層６を備えたので、ON電流印加時、空乏層幅が減少し、ドレイン電流が流れ始める瞬間のドレイン電流のオーバーシュートを低減させることができる。
【００１８】
＜実施の形態２＞
図２は、本発明の実施の形態２におけるMESFETを備えた半導体装置３０の構成を示した図である。本実施の形態における半導体装置３０（MESFET）のチャネル領域４は、下層からSi層６／SiGe層７／GaAs層９の３層で形成する。また、ゲート電極５は、Pt金属で形成する。その他の構成は実施の形態１と同様のため、説明を省略する。
【００１９】
ここで、Si層６中におけるSi金属の移動度およびバンドギャップは、１３５０cm2／V・S、１．１１eVである。SiGe層７中におけるSiGe金属の移動度およびバンドギャップは、約１３５０〜３６００cm2／V・S、０．６６〜１．１１eVである。GaAs層９中におけるGaAs金属の移動度およびバンドギャップは、８５００cm2／V・S、１．４２eVである。すなわち、チャネル領域４は、下層から移動度が大きくなるように形成し、かつ最上層にバンドギャップの大きいGaAs層９を形成した構成である。半導体装置３０の動作は実施の形態1における半導体装置２０の動作と同様のため、説明を省略する。
【００２０】
以上より、本実施の形態における半導体装置３０は、チャネル層表面にバンドギャップの大きいGaAsの障壁層を備えたので、ゲートの漏れ電流が減少し、チャネル中の電子の移動を改善することができる。また、ゲート電極５にショットキーバリア障壁の高いPt金属を備えたので、電位障壁が０．８５eVまで高められることになり、さらにゲートの漏れ電流を減少させる効果を奏する。
【００２１】
また、本実施の形態における半導体装置３０のチャネル領域は、２層以上の半導体層を備え、かつ下層から移動度が大きくなるように形成し、さらにキャリア最下層に、移動度が小さいSi層６を備えたので、実施の形態１における半導体装置２０と同様の効果を奏する。
【００２２】
＜実施の形態３＞
図３は、本発明の実施の形態３におけるMESFETを備えた半導体装置４０の構成を示した図である。本実施の形態における半導体装置４０（MESFET）のチャネル領域４は、下層からSi層６／SiGe層７／GaN層１０の３層で形成する。また、ゲート電極５は、Pt金属で形成する。その他の構成は実施の形態１と同様のため、説明を省略する。
【００２３】
ここで、Si層６中におけるSi金属の移動度およびバンドギャップは、１３５０cm2／V・S、１．１１eVである。SiGe層７中におけるSiGe金属の移動度およびバンドギャップは、約１３５０〜３６００cm2／V・S、０．６６〜１．１１eVである。GaN層１０中におけるGaN金属の移動度およびバンドギャップは、６００cm2／V・S、３．４４eVである。すなわち、チャネル領域４は、最上層にバンドギャップの大きいGaN層１０を形成した構成である。半導体装置４０の動作は実施の形態1における半導体装置２０の動作と同様のため、説明を省略する。
【００２４】
以上より、本実施の形態における半導体装置４０は、チャネル層表面にGaAsより更にバンドギャップの大きいGaNの障壁層を備えたので、ゲートの漏れ電流が更に減少し、チャネル中の電子の移動を改善させることができる。また、ゲート電極５にショットキーバリア障壁の高いPt金属を備えたので、電位障壁が０．８５eVまで高められることになり、さらにゲートの漏れ電流を減少させる効果を奏する。
【００２５】
また、本実施の形態における半導体装置４０のチャネル領域は、２層以上の半導体層を備え、かつキャリア最下層に、移動度が小さいSi層６を備えたので、実施の形態１における半導体装置２０と同様の効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１におけるMESFETを備えた半導体装置の構成を示した図である。
【図２】本発明の実施の形態２におけるMESFETを備えた半導体装置の構成を示した図である。
【図３】本発明の実施の形態３におけるMESFETを備えた半導体装置の構成を示した図である。
【図４】従来技術におけるMESFETを備えた半導体装置の構成を示した図である。
【符号の説明】
【００２７】
１ 絶縁基板、２ 緩衝層、３ ソース・ドレイン領域、４ チャネル領域、５ ゲート電極、６ Si層、７ SiGe層、８ InAs層、９ GaAs層、１０ GaN層、２０，３０，４０，５０ 半導体装置。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にMESFETを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の中で用いられるトランジスタとして、MESFET（metal-semiconductor Field Effect Transistor）が広く知られている。図４は、従来のMESFETを備えた半導体装置５０の構成を示した図である。この半導体装置５０は、絶縁基板１、絶縁基板１上に形成され、p型不純物を含む半導体層からなる緩衝層２、緩衝層２上に形成され、n型半導体層からなるソース・ドレイン領域３、緩衝層２上であってソース領域とドレイン領域の間に形成され、n型半導体層からなるチャネル領域４、チャネル領域４上に形成され、金属からなるゲート電極５、を備える。半導体装置５０におけるMESFETは、緩衝層２、ソース・ドレイン領域３、チャネル領域４、ゲート電極５により構成される。
【０００３】
このMESFETは、ゲートに加える電圧により、ショットキー接合界面直下に形成される空乏層によってキャリアの通路であるチャネルの幅を制御し、ドレイン・ソース間を流れる電流を制御している。このようなMESFETが下記非特許文献１に開示されている。
【０００４】
【非特許文献１】元山裕孝、「超LSI総合事典」、株式会社サイエンスフォーラム、昭和63年3月31日第1版第1刷発行、P.414、“ショットキー（バリア）ゲート電界効果トランジスタ”
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のMESFETは、チャネル領域として１層の半導体層を用いた構成であり、MESFET動作時において、ゲート電圧によりチャネル領域に形成される空乏層を制御し、ドレイン電流を制御している。しかしながら、チャネル領域に半導体単層膜を用いているので、ゲート電圧を調整して空乏層幅をなくしても、キャリア通路断面積が一定となる。よって、ドレイン電流も飽和してしまうことになり、更なるドレイン電流の増加を期待できなくなってしまう。このように、従来のMESFETは、チャネル領域が単層で構成されているため、所望のキャリア移動度、ドレイン電流を得られないという問題があった。
【０００６】
また、チャネル層とゲート電極の間に障壁層がないので、ゲートの漏れ電流が増加し、これによりチャネル中の電子の移動が悪化してしまい、トランジスタ動作が改善しないという問題があった。
【０００７】
そこで本発明はかかる問題を解決するためになされたものであり、所望のキャリア移動度、ドレイン電流を得ることができ、高出力動作することができる、かつ、ゲートの漏れ電流を減少することができるMESFETを備えた半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態における半導体装置は、第１導電型の半導体基板と、半導体基板上に形成され、第２導電型の半導体層よりなるドレイン領域およびソース領域と、半導体基板上であってドレイン領域とソース領域の間に形成され、第２導電型の２層以上の半導体層よりなるチャネル領域と、チャネル領域上に形成され、チャネル領域とショットキー接触をなすゲート電極とを備える。
【発明の効果】
【０００９】
本発明の一実施形態における半導体装置によれば、チャネル領域に２層以上の半導体層を備える構成である。従って、ゲート電圧を制御して、半導体物性上の移動度、バンドギャップ等の適正なチャネル層を選択することができるため、所望のキャリア移動度、ドレイン電流を得ることとができ、高出力動作することができる。
【００１０】
また、チャネル領域の最上層に障壁層を形成することにより、ゲート漏れ電流が減少し、チャネル中の電子の移動を改善することができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１におけるMESFETを備えた半導体装置２０の構成を示した図である。本実施の形態における半導体装置２０は、絶縁基板１と、絶縁基板１上に形成され、例えばp型（第１導電型）不純物を含むSi半導体よりなる緩衝層２、緩衝層２上に形成され、例えばn型（第２導電型）Si半導体層よりなるソース・ドレイン領域３、緩衝層２上であってソース・ドレイン領域３の間に形成され、２層以上のn型半導体層よりなるチャネル領域４、チャネル領域４上に形成され、チャネル領域４とショットキー接触をなすゲート電極５、を備える。本実施の形態では、チャネル領域４は、下層からSi層６／SiGe層７／InAs層８の３層で形成する。半導体装置２０におけるMESFETは、緩衝層２（半導体基板）、ソース・ドレイン領域３、チャネル領域４（Si層６／SiGe層７／InAs層８）、ゲート電極５より構成される。
【００１２】
ここで、Si層６中におけるSi金属の移動度は、１３５０cm2／V・Sである。SiGe層７中におけるSiGe金属の移動度は、約１３５０〜３６００cm2／V・Sである。InAs層６中におけるInAs金属の移動度は、約３３０００cm2／V・Sである。すなわち、チャネル領域４は、下層から移動度が大きくなるように形成した構成である。
【００１３】
次に、半導体装置２０（MESFET）の動作について説明する。上述した様に、半導体装置２０（MESFET）は、拡散層からなるソース・ドレイン領域３の間にチャネル領域４がある。このチャネル領域４はソース・ドレイン領域３と同一の電導型で形成されている。チャネル領域４の上にはショットキ接合を形成する金属が直接接触しており、この金属がゲート電極５となる。
【００１４】
チャネル領域４がソース・ドレイン領域３と同一の導電型で形成されているため、ソースドレイン間に電位差を与えると、チャネル領域４のうち空乏化していない領域が導電領域となり電流が流れる。すなわち、ショットキ接合に順方向となるゲート電圧を加えることで、チャネル領域４の空乏層幅が最下層側から減少していき、その結果この導電領域が大きくなりチャネル電流が増える。以上より、半導体装置２０は、ゲート電圧でチャネル電流を制御することで、トランジスタ動作を実現させている。
【００１５】
また、本実施の形態におけるチャネル領域４は、Si層６／SiGe層７／InAs層８の３層で形成しており、ゲート電圧を制御することで、最下層から空乏化していない領域を制御し、導電領域となる層を選択することができる。すなわち、小さいドレイン電流を流したいときは、Si層６のみ導電領域となるようにゲート電圧を調整する。また、ドレイン電流を大きくしたいときは、Si層６／SiGe層７／InAs層８の３層が導電領域となるようにゲート電圧を調整する。
【００１６】
以上より、本実施の形態における半導体装置２０のチャネル領域４は、２層以上の半導体層を備え、かつ下層から移動度が大きくなるように形成した構成のため、ゲートに加える電圧で空乏層を制御し、キャリアの通路であるチャネル層を制御することにより、所望のキャリア移動度、ドレイン電流を得ることができる。また、チャネル層の最上層に移動度が大きいInAs層８を備えたので、キャリアが通過するチャネル層が最上層になるほど、キャリア移動度が増加し、高ドレイン電流を得ることができる。
【００１７】
また、キャリア最下層に、移動度が小さいSi層６を備えたので、ON電流印加時、空乏層幅が減少し、ドレイン電流が流れ始める瞬間のドレイン電流のオーバーシュートを低減させることができる。
【００１８】
＜実施の形態２＞
図２は、本発明の実施の形態２におけるMESFETを備えた半導体装置３０の構成を示した図である。本実施の形態における半導体装置３０（MESFET）のチャネル領域４は、下層からSi層６／SiGe層７／GaAs層９の３層で形成する。また、ゲート電極５は、Pt金属で形成する。その他の構成は実施の形態１と同様のため、説明を省略する。
【００１９】
ここで、Si層６中におけるSi金属の移動度およびバンドギャップは、１３５０cm2／V・S、１．１１eVである。SiGe層７中におけるSiGe金属の移動度およびバンドギャップは、約１３５０〜３６００cm2／V・S、０．６６〜１．１１eVである。GaAs層９中におけるGaAs金属の移動度およびバンドギャップは、８５００cm2／V・S、１．４２eVである。すなわち、チャネル領域４は、下層から移動度が大きくなるように形成し、かつ最上層にバンドギャップの大きいGaAs層９を形成した構成である。半導体装置３０の動作は実施の形態1における半導体装置２０の動作と同様のため、説明を省略する。
【００２０】
以上より、本実施の形態における半導体装置３０は、チャネル層表面にバンドギャップの大きいGaAsの障壁層を備えたので、ゲートの漏れ電流が減少し、チャネル中の電子の移動を改善することができる。また、ゲート電極５にショットキーバリア障壁の高いPt金属を備えたので、電位障壁が０．８５eVまで高められることになり、さらにゲートの漏れ電流を減少させる効果を奏する。
【００２１】
また、本実施の形態における半導体装置３０のチャネル領域は、２層以上の半導体層を備え、かつ下層から移動度が大きくなるように形成し、さらにキャリア最下層に、移動度が小さいSi層６を備えたので、実施の形態１における半導体装置２０と同様の効果を奏する。
【００２２】
＜実施の形態３＞
図３は、本発明の実施の形態３におけるMESFETを備えた半導体装置４０の構成を示した図である。本実施の形態における半導体装置４０（MESFET）のチャネル領域４は、下層からSi層６／SiGe層７／GaN層１０の３層で形成する。また、ゲート電極５は、Pt金属で形成する。その他の構成は実施の形態１と同様のため、説明を省略する。
【００２３】
ここで、Si層６中におけるSi金属の移動度およびバンドギャップは、１３５０cm2／V・S、１．１１eVである。SiGe層７中におけるSiGe金属の移動度およびバンドギャップは、約１３５０〜３６００cm2／V・S、０．６６〜１．１１eVである。GaN層１０中におけるGaN金属の移動度およびバンドギャップは、６００cm2／V・S、３．４４eVである。すなわち、チャネル領域４は、最上層にバンドギャップの大きいGaN層１０を形成した構成である。半導体装置４０の動作は実施の形態1における半導体装置２０の動作と同様のため、説明を省略する。
【００２４】
以上より、本実施の形態における半導体装置４０は、チャネル層表面にGaAsより更にバンドギャップの大きいGaNの障壁層を備えたので、ゲートの漏れ電流が更に減少し、チャネル中の電子の移動を改善させることができる。また、ゲート電極５にショットキーバリア障壁の高いPt金属を備えたので、電位障壁が０．８５eVまで高められることになり、さらにゲートの漏れ電流を減少させる効果を奏する。
【００２５】
また、本実施の形態における半導体装置４０のチャネル領域は、２層以上の半導体層を備え、かつキャリア最下層に、移動度が小さいSi層６を備えたので、実施の形態１における半導体装置２０と同様の効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１におけるMESFETを備えた半導体装置の構成を示した図である。
【図２】本発明の実施の形態２におけるMESFETを備えた半導体装置の構成を示した図である。
【図３】本発明の実施の形態３におけるMESFETを備えた半導体装置の構成を示した図である。
【図４】従来技術におけるMESFETを備えた半導体装置の構成を示した図である。
【符号の説明】
【００２７】
１ 絶縁基板、２ 緩衝層、３ ソース・ドレイン領域、４ チャネル領域、５ ゲート電極、６ Si層、７ SiGe層、８ InAs層、９ GaAs層、１０ GaN層、２０，３０，４０，５０ 半導体装置。
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成され、第２導電型の半導体層よりなるドレイン領域およびソース領域と、
前記半導体基板上であって前記ドレイン領域とソース領域の間に形成され、第２導電型の２層以上の半導体層よりなるチャネル領域と、
前記チャネル領域上に形成され、前記チャネル領域とショットキー接触をなすゲート電極と、を備える半導体装置。
【請求項２】
前記チャネル領域は、他層よりもキャリア移動度が小さい半導体層が最下層に配置される請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域は、他層よりもバンドギャップが大きい半導体層が最上層に配置される請求項１または２に記載の半導体装置。
【請求項４】
前記チャネル領域は、下層からSi層／SiGe層／InAs層の３層で形成される請求項１に記載の半導体装置。
【請求項５】
前記チャネル領域は、下層からSi層／SiGe層／GaAs層の３層で形成される請求項１に記載の半導体装置。
【請求項６】
前記チャネル領域は、下層からSi層／SiGe層／GaN層の３層で形成される請求項１に記載の半導体装置。
【請求項７】
前記ゲート電極はPtで形成される請求項１から６のいずれかに記載の半導体装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成され、第２導電型の半導体層よりなるドレイン領域およびソース領域と、
前記半導体基板上であって前記ドレイン領域とソース領域の間に形成され、第２導電型の２層以上の半導体層よりなるチャネル領域と、
前記チャネル領域上に形成され、前記チャネル領域とショットキー接触をなすゲート電極と、を備える半導体装置。
【請求項２】
前記チャネル領域は、他層よりもキャリア移動度が小さい半導体層が最下層に配置される請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域は、他層よりもバンドギャップが大きい半導体層が最上層に配置される請求項１または２に記載の半導体装置。
【請求項４】
前記チャネル領域は、下層からSi層／SiGe層／InAs層の３層で形成される請求項１に記載の半導体装置。
【請求項５】
前記チャネル領域は、下層からSi層／SiGe層／GaAs層の３層で形成される請求項１に記載の半導体装置。
【請求項６】
前記チャネル領域は、下層からSi層／SiGe層／GaN層の３層で形成される請求項１に記載の半導体装置。
【請求項７】
前記ゲート電極はPtで形成される請求項１から６のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−１６４３７４（Ｐ２００９−１６４３７４Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００８−１１１３（Ｐ２００８−１１１３）
【出願日】平成２０年１月８日（２００８．１．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成２０年１月８日（２００８．１．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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