接合型電界効果トランジスタ
【課題】耐圧性に優れかつチャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいＪＦＥＴを提供する。
【解決手段】ＳｉＣ基板９の一方面上にはアルミニウム膜７が形成されている。そのアルミニウム膜７に接するように、そのアルミニウム膜７の両側に、ＳｉＣ膜からなるチャネル領域４ａ、４ｂが設けられている。チャネル領域４ａ、４ｂ上にはソース領域５ａ、５ｂを介してソース電極１１ａ、１１ｂが形成されている。チャネル領域４ａ、４ｂのアルミニウム膜７側と反対側にｐ型ＳｉＣ膜２ａ、２ｂを介してゲート電極１３が形成されている。ＳｉＣ基板９の他方面上には、ドレイン領域６が形成されている。
【解決手段】ＳｉＣ基板９の一方面上にはアルミニウム膜７が形成されている。そのアルミニウム膜７に接するように、そのアルミニウム膜７の両側に、ＳｉＣ膜からなるチャネル領域４ａ、４ｂが設けられている。チャネル領域４ａ、４ｂ上にはソース領域５ａ、５ｂを介してソース電極１１ａ、１１ｂが形成されている。チャネル領域４ａ、４ｂのアルミニウム膜７側と反対側にｐ型ＳｉＣ膜２ａ、２ｂを介してゲート電極１３が形成されている。ＳｉＣ基板９の他方面上には、ドレイン領域６が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣを用いた接合型電界効果トランジスタに関し、より特定的には、オン抵抗の小さい接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
従来の接合型電界効果トランジスタ（ＪＦＥＴ:Junction Field Effect Transistor)では、ＪＦＥＴがオン状態のときチャネル領域を電流が流れていた。チャネル領域の不純物濃度は、所定のトランジスタ特性を確保するために制約を受け、あまり高くできない。このため、チャネル領域の電気抵抗は、高くなる傾向がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
トランジスタの特性は、上記チャネル領域の高い電気抵抗の影響を強く受ける。また、チャネル領域の電気抵抗は、不純物濃度やチャネル領域の厚さ等によって増減するので、トランジスタ特性は、これら不純物濃度や厚さ等のばらつきに応じて大きく変動する。このような素子間のばらつきを避けるために、チャネル領域の電気抵抗減少を目的に高濃度の不純物元素を注入すると、耐圧性能が劣化する。このため、高濃度の不純物を用いることなく、チャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいＪＦＥＴが望まれていた。
【０００４】
そこで、本発明は、耐圧性に優れかつチャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいＪＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一の局面におけるＪＦＥＴは、互いに対向する一方面および他方面を有し、かつ素子耐圧により決定される不純物濃度を有する第１導電型の第１半導体層と、第１半導体層の一方面上に形成された導電膜と、第１半導体層の一方面上において導電膜の両側にて導電膜と接するように形成され、かつ導電膜の表面より高い位置にまで設けられた第１導電型の１対のチャネル領域と、それぞれが１対のチャネル領域の各々の上に配置された第１導電型の１対のソース領域と、それぞれが第１半導体層の一方面上にて１対のチャネル領域の各々の導電膜側とは反対側に配置され、かつチャネル領域の第１導電型不純物の濃度の値よりも高い値の第２導電型不純物の濃度を有する第２導電型の１対の第２半導体層と、それぞれが１対の第２半導体層の各々の上に配置された１対のゲート電極と、第１半導体層の他方面に設けられた第１導電型のドレイン領域とを備え、第１半導体層がＳｉＣ基板であり、１対のチャネル領域の各々が第１導電型ＳｉＣ膜であり、１対の第２半導体層の各々が第２導電型ＳｉＣ膜であり、導電膜は、オン状態において電流がチャネル領域と導電膜とに分けて流れるように構成されており、かつチャネル領域よりも低い抵抗を有している。
【０００６】
本発明の一の局面におけるＪＦＥＴでは、第１半導体層の一方面には溝が設けられており、導電膜は溝を埋めて堆積している。
【０００７】
本発明の一の局面におけるＪＦＥＴでは、第２半導体層から導電膜に向かう方向のチャネル領域の長さである断面長さが、第２半導体層とチャネル領域との接合部における拡散電位によるチャネル領域内での空乏層幅より小さい。
【０００８】
本発明の一の局面におけるＪＦＥＴでは、導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである。
【０００９】
本発明の他の局面におけるＪＦＥＴは、半導体基板の上に形成された第２導電型半導体膜と、第２導電型半導体膜の上に形成された、チャネル領域を含む第１導電型半導体膜と、第１導電型半導体膜の上に形成された第１導電型半導体からなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、第２導電型半導体膜に接して設けられたゲート電極と、チャネル領域の表面に接して配置された導電膜を有する。
【００１０】
上記の構成により、チャネル領域と導電膜とは、チャネルを流れる電流に対して並列に配置される。このため、例えば、導電膜の電気抵抗がチャネル領域に比べて１オーダー低い場合、オン状態において導電膜を流れる電流は、チャネル領域のそれに比べて約１０倍高くなる。このため、不純物濃度のばらつきやチャネル領域の厚さのばらつきがあっても、トランジスタ特性に及ぼす影響は軽微となり、これら因子のばらつきの影響は実質的に問題にならなくなる。一方、オフ状態では、ゲート電極に印加する負電位（逆バイアス電圧）によって、チャネル領域が含まれる第１導電型半導体層と、その下層の第２導電型半導体層との接合部において、第１導電型半導体層の側に空乏層が延びてゆく。この空乏層は、上記逆バイアス電圧に比例し、第１導電層と第２導電層との不純物濃度に逆比例して、濃度の低い側により幅広く拡大する。この空乏層がチャネル領域を遮断すると、キャリアがチャネル領域を通る経路は遮断される。上記の導電膜は、例えば、チャネル領域をはさむ両側の第１導電型半導体層にはその側部を接しないように配置される場合、上記の遮断により、チャネル領域だけでなく導電膜も遮断される。この結果、オフ状態を容易に実現することができる。また、上記の導電膜が上記第１導電型半導体層の片側のみで接し、他方で接していない場合にも、上記オフ状態を容易に実現することができ、かつ抵抗を低くすることができる。この抵抗の減少は、不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響を小さくする。上記の導電膜の両側の側部が、ともにそれぞれ上記第１導電型半導体層と接している場合、抵抗がさらに低くなり、上記不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響をさらに受けにくくなる。なお、第１導電型はｎ型でもｐ型でもよく、また第２導電型はｐ型でもｎ型でもよい。また、半導体基板は、ｎ型Ｓｉ基板でもｐ型Ｓｉ基板でもよく、ｎ型ＳｉＣ基板でもｐ型ＳｉＣ基板でもよい。
【００１１】
上記他の局面のＪＦＥＴでは、導電膜のチャネル長さ方向に沿う長さが、チャネル長さよりも短くされている。
【００１２】
この構成により、導電膜の両端が側壁に接している場合のオフ動作達成の困難性を解消することができる。すなわち、上記導電膜少なくとも一端は側壁から絶縁されているので、空乏層がその絶縁されている側でチャネル領域を遮断すればオフすることができる。
【００１３】
上記他の局面のＪＦＥＴでは、チャネル領域の厚みが、第２導電型半導体膜と、当該第２導電型半導体膜の上に形成された第１導電型半導体膜との接合部における拡散電位による当該第１導電型半導体膜内での空乏層幅より小さくされている。
【００１４】
上記の構成により、ゲート電位ゼロのとき、該第２導電型半導体膜と第１導電型半導体膜との接合部において拡散電位によって生じる空乏層が、チャネル領域の入口および出口を遮断する。このため、ノーマリーオフのＪＦＥＴを得ることができ、ゲート回路の故障対策等を施すことなく回転機等の制御に用いることができる。また、オン状態での消費電力の低減を得ることができ、さらにチャネル領域の不純物濃度のばらつき等の影響を避けることができる。
【００１５】
本発明のさらに他の局面におけるＪＦＥＴは、表（おもて）面において、当該表面上に成膜された素子耐圧により決定される不純物濃度を有する第１の第１導電型半導体層および当該第１の第１導電型半導体層の表面より高い位置にまで堆積された導電膜、を有する基板を備える。そのＪＦＥＴは、また、その基板の上であって、導電膜の両側に当該導電膜の表面より高い位置にまで設けられた第２の第１導電型半導体層の領域と、第２の第１導電型半導体層の２つの領域のそれぞれの上に配置された第１導電型半導体層のソース領域と、基板の上であって、第２の第１導電型半導体層のそれぞれの外側に成膜された、当該第２の第１導電型不純物層の第１導電型不純物の濃度の値よりも高い値の第２導電型不純物濃度を有する、ゲート電極が設けられた第２導電型半導体層と、基板の裏面に設けられた第１導電型半導体層のドレイン領域とを備える。
【００１６】
上記の構成により、半導体基板の表（おもて）面側に設けた２つのソース領域から裏面のドレイン領域に向けて、基板を厚さ方向に横断するドリフト（チャネル）経路の電気抵抗が小さくなる。すなわち、上記経路に対して上記導電膜が堆積されている部分は、上記経路に対して部分的に並列の回路を形成する。上記のように基板の厚さ方向にキャリアが流れるＪＦＥＴの場合にも、同方向に沿うチャネル領域の電気抵抗を実質的に低減することが可能となる。このため、上記縦型ＪＦＥＴに特有の高い耐圧特性とともに、チャネル領域で消費される電力を低減し、発熱問題を解消することが可能となる。第２の第１導電型半導体層と第２導電型半導体層との接合部に逆バイアス電圧を印加して空乏層を第２の第１導電型半導体層に延ばしてオフ状態を実現するためには、この両層の濃度について、上記関係が満たされる必要がある。しかし、上記の第２の第１導電型半導体層の不純物濃度は、第１の第１導電型半導体層の不純物濃度より高くても低くてもよい。なお、上記素子耐圧により決定される不純物濃度を有する第１の第１導電型半導体層は、基板の表面上に形成されていてもよいし、基板自身がこの第１の第１導電型半導体層であってもよい。
【００１７】
上記さらに他の局面におけるＪＦＥＴでは、半導体基板の表（おもて）面には溝が設けられ、導電膜は当該溝を埋めて堆積している。
【００１８】
上記の構成により、縦型ＪＦＥＴにおいて、より深いドリフト（チャネル）経路にまで導電膜が装入されるので、ドリフト（チャネル）を流れる電流はより低くなり、電流は導電膜のほうにより多く流れることになる。このため、ドリフト（チャネル）経路の不純物濃度等による素子間のばらつきは、より小さくなる。
【００１９】
上記さらに他の局面におけるＪＦＥＴでは、低濃度の第１導電型半導体層の、第２導電型半導体膜から導電膜にいたる長さである断面長さが、前記第２導電型半導体膜と、当該第２導電型半導体膜の内側の前記低濃度の第１導電型半導体膜との接合部における拡散電位による当該低濃度の第１導電型半導体膜内での空乏層幅より小さい。
【００２０】
上記の構成により、ゲート電圧がゼロの場合、上記拡散電位により上記低濃度第１導電型半導体膜は、その外側に位置する第２導電型半導体膜との接合部で生じる空乏層に遮断される。上記導電膜は、上記低濃度の第１導電型半導体膜の上に接するソース領域とは、接していないので、上記の遮断により導電膜への経路も遮断される。この結果、耐圧性が高く、オン状態での消費電力の小さい縦型ＪＦＥＴでも、ノーマリーオフとすることができる。
【００２１】
上記他の局面およびさらに他の局面におけるＪＦＥＴでは、導電膜が、金属膜および高濃度の不純物を含む半導体膜のうちのいずれかである。
【００２２】
上記の構成により、低抵抗の金属膜を用いてチャネル領域に低抵抗の並列バイパスを簡便に設けることができる。金属膜としては、電極材料となるものであれば、何でもよいが、エッチングのしやすさおよび高い導電率を考慮するとアルミニウム（Ａｌ）、またはアルミニウム合金であることが望ましい。
【００２３】
上記他の局面およびさらに他の局面におけるＪＦＥＴでは、半導体基板がＳｉＣ基板であり、第１導電型半導体膜が第１導電型ＳｉＣ膜であり、第２導電型半導体膜が第２導電型ＳｉＣ膜である。
【００２４】
ＳｉＣは優れた耐圧性を有し、キャリアの移動度はＳｉなみに高く、かつキャリアの高い飽和ドリフト速度を得ることができる。このため、上記のＪＦＥＴを大電力用高速スイッチング素子に用いることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１におけるＪＦＥＴの断面図である。
【図２】図１のＪＦＥＴにおいてオフ状態を説明する模式図である。
【図３】実施の形態２におけるＪＦＥＴの断面図である。
【図４】実施の形態３におけるＪＦＥＴの断面図である。
【発明を実施するための形態】
【００２６】
次に、図面を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１におけるＪＦＥＴを示す断面図である。同図において、ＳｉＣ基板１の上にｐ型ＳｉＣ膜２が成膜され、その上に減厚されたチャネル領域４の部分を有するｎ型ＳｉＣ膜３が形成されている。チャネル領域４の両側の当該ｎ型ＳｉＣ膜３の上には、ソース、ドレイン領域となるｎ+型ＳｉＣ膜５，６が形成され、さらにそれぞれの領域上にソース、ドレイン電極１１，１２が形成されている。また、ｐ型ＳｉＣ膜の上であって、平面的に見てソース、ドレイン領域をはさんで２つのゲート電極１３が形成されている。本実施の形態における最大の特徴は、チャネル領域の上にアルミニウム膜７が形成されている点にある。このアルミニウム膜の断面長さは、チャネル長さＬより小さく、平面的に見て、アルミニウム膜はチャネル領域のなかに含まれる。すなわち、アルミニウム膜７はチャネル領域４の両側の壁には接していない。
【００２７】
次に、このＪＦＥＴの動作について説明する。まず、オン状態においては、チャネル領域４を基板面に沿ってキャリアが流れる。このとき、アルミニウム層７がチャネル領域の上に配置されていると、電流は、チャネル領域４とアルミニウム膜７とで構成される並列回路を流れる。アルミニウム膜の電気抵抗がチャネル領域の電気抵抗に比較して、例えば１オーダー低い場合には、アルミニウム膜７を流れる電流は、チャネル領域を流れる電流よりも、ほぼ１オーダー高くなる。この結果、半導体中を流れる電流は、ほとんど無視してもよく、トランジスタ特性はチャネル領域の不純物濃度やチャネル領域の厚さａにほとんど依らなくなる。この結果、チャネル領域の電気抵抗を低下させるために、高濃度の不純物をドープする必要がなくなり、高い耐圧性能を保ったまま、ばらつきのないその他のトランジスタ特性を確保することができる。
【００２８】
一方、オフ状態においては、図２に示すゲート電極１３に負の電位が印加される。このため、ｐ型ＳｉＣ膜２とｎ型ＳｉＣ膜３との接合部には、空乏層８が形成され、負電位の絶対値が大きくなるほど不純物濃度の低い側に不純物濃度にほぼ逆比例して空乏層幅が広がって行く。空乏層幅の先端部８ａがチャネル領域４の厚さａを超えると、チャネル領域は空乏層に遮断され、キャリアの通過が妨げられる。上記したように、アルミニウム膜７はチャネル領域４の両側の壁には接していないので、上記空乏層幅の先端部８ａがチャネル領域厚さａを越えた時点でオフ状態が実現する。
【００２９】
（実施の形態２）
図１および図２に示した上記実施の形態１におけるＪＦＥＴは、ゲート電圧ゼロの状態では、チャネル領域４に電流が流れるノーマリーオンの状態が実現されている。ノーマリーオンのＪＦＥＴは、回転機器等の制御に用いられた場合、ゲート回路に故障が生じると回転が制止されないおそれがあるため、ゲート回路の故障に対処した機構を備える必要がある。このような機構を備えることは面倒なので、ノーマリーオフのＪＦＥＴが望ましい。実施の形態２では、そのノーマリーオフのＪＦＥＴを説明する。図３に示すように、本実施の形態における最大の特徴は、次の点にある。ｐｎ2接合部の拡散電位によって生じる空乏層、すなわちゲート電位ゼロの状態で生じる空乏層の幅が、チャネル領域の厚さａよりも大きくなるようにする。例えば、（ａ）濃度ｎ2を１×１０16ｃｍ-3とし、（ｂ）チャネル領域の厚さａを５００ｎｍ以下程度とすることにより、拡散電位による空乏層幅がチャネル領域の厚さａを越えて、ノーマリーオフとすることができる。
【００３０】
上記の構造の採用により、耐圧性能を低下させず、チャネル濃度等の変動によって特性をばらつかせることのないＪＦＥＴであって、なおかつ、ノーマリーオフのＪＦＥＴを実現することができる。この結果、大型回転機器等の制御装置にゲート回路の故障対策機構を設けることなく用いることが可能となる。
【００３１】
（実施の形態３）
図４は、実施の形態３におけるＪＦＥＴを示す断面図である。同図において、ｎ型ＳｉＣ基板のｎ型不純物濃度は、素子耐圧により決定される不純物濃度を有しており、第１の第１導電型（ｎ型）半導体層をも兼ねている。このｎ型ＳｉＣ基板９の表（おもて）面にアルミニウム膜７が溝を埋めて所定高さまで成膜されている。このアルミニウム膜７の両側に、チャネル領域４ａ，４ｂを形成するｎ型ＳｉＣ膜が成膜されている。このチャネル領域４ａ，４ｂの高さは、上記アルミニウム膜７の高さより少し高く設定する。この２つのチャネル領域４ａ，４ｂに接して、外側にｐ型ＳｉＣ膜２ａ，２ｂを形成し、この上にゲート電極１３を配置する。２つのチャネル領域４ａ，４ｂの上にそれぞれソース領域５ａ，５ｂを形成し、その上にソース電極１１ａ，１１ｂを配置する。また、ｎ型ＳｉＣ基板９の裏面にはｎ+型ＳｉＣ膜を成膜し、その上にドレイン電極１２を配置する。各電極と半導体層との間にはオーミック接触が形成されていることは言うまでもない。
【００３２】
オン状態では、キャリアはソース領域５ａ，５ｂから基板を厚さ方向に横切ってドレイン領域６に流れる。すなわち、ノーマリーオンのＪＦＥＴが実現している。このとき、電流はアルミニウム膜７と、チャネル領域およびｎ型ＳｉＣ基板と、の経路に分流されるが、アルミニウム膜の電気抵抗が非常に低いので、電流は主にアルミニウム膜側を流れる。このため、チャネル領域における不純物濃度や寸法変動の影響を受けることがなく、素子間のばらつきを大きく減らすことができる。
【００３３】
オフ状態では、ゲートには絶対値の大きな負電圧（−１５〜−２５Ｖ）が印加され、このため、チャネル領域４ａ，４ｂとその外側のｐ型領域との接合部に逆バイアス電圧が印加される。このため、主として不純物濃度の薄い側に空乏層幅が広がってゆく。この空乏層がチャネル領域全域に行き渡ると、ソース領域から基板９を経てドレイン領域６にいたる経路は遮断される。アルミニウム膜７はチャネル領域４ａ，４ｂよりも低い高さとされているので、アルミニウム膜を経由する経路も遮断され、オフ状態が実現する。
【００３４】
図４に示す縦型ＪＦＥＴは、高耐圧性を有するので、本実施の形態のＪＦＥＴを用いることにより、素子間の特性変動の小さい高圧電力用の素子を提供することが可能となる。
【００３５】
なお、図４において、チャネル領域の断面長さｌを、上記ｐｎ-接合部の拡散電位による空乏層幅よりも短くすることにより、ゲート電圧ゼロにおいてチャネル領域は遮断されオフ状態が実現する。すなわち、ノーマリーオフのＪＦＥＴを得ることができる。
【実施例】
【００３６】
図１の実施の形態１おいて示したＪＦＥＴを試作して、１Ｖ印加時のチャネル抵抗を測定した。本ＪＦＥＴは、１００Ｖ耐圧素子とした。チャネル領域を含むｎ型ＳｉＣ膜３，４の不純物濃度は４．０×１０17ｃｍ-3とし、チャネル長さＬは１０００ｎｍ（１０μｍ）、チャネル領域厚さａは２３０ｎｍと設定した。
【００３７】
【表１】
【００３８】
表１に示す結果によれば、従来例のチャネル領域に金属膜を有しないＪＦＥＴ（図１のＪＦＥＴからアルミニウム膜を除いたＪＦＥＴ）のチャネル抵抗は７．８ｍΩｃｍ2であった。これに対して、アルミニウム膜を備えた実施の形態１のＪＦＥＴ（本発明例）のチャネル抵抗は１．６ｍΩｃｍ2と大幅に抵抗値が低下した。したがって、本発明例によりチャネル抵抗が大きく低下することが分かった。このため、チャネル領域の不純物濃度やチャネル領域の厚さの変動の影響を受けず、素子間のばらつきの小さいＪＦＥＴを得ることができた。
【００３９】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【符号の説明】
【００４０】
１ ＳｉＣ基板、２，２ａ，２ｂ ｐ型ＳｉＣ膜、３ ｎ型ＳｉＣ膜、４，４ａ，４ｂ チャネル領域、５，５ａ，５ｂ ソース領域、６ ドレイン領域、７ アルミニウム膜、８ 空乏層、８ａ 空乏層幅の先端、９ ｎ型ＳｉＣ基板、１１，１１ａ，１１ｂ ソース電極、１２ ドレイン電極、１３ ゲート電極、Ｌ チャネル長さ、ａ チャネル領域厚さ、ｌ チャネル領域断面長さ。
【技術分野】
【０００１】
本発明は、ＳｉＣを用いた接合型電界効果トランジスタに関し、より特定的には、オン抵抗の小さい接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
従来の接合型電界効果トランジスタ（ＪＦＥＴ:Junction Field Effect Transistor)では、ＪＦＥＴがオン状態のときチャネル領域を電流が流れていた。チャネル領域の不純物濃度は、所定のトランジスタ特性を確保するために制約を受け、あまり高くできない。このため、チャネル領域の電気抵抗は、高くなる傾向がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
トランジスタの特性は、上記チャネル領域の高い電気抵抗の影響を強く受ける。また、チャネル領域の電気抵抗は、不純物濃度やチャネル領域の厚さ等によって増減するので、トランジスタ特性は、これら不純物濃度や厚さ等のばらつきに応じて大きく変動する。このような素子間のばらつきを避けるために、チャネル領域の電気抵抗減少を目的に高濃度の不純物元素を注入すると、耐圧性能が劣化する。このため、高濃度の不純物を用いることなく、チャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいＪＦＥＴが望まれていた。
【０００４】
そこで、本発明は、耐圧性に優れかつチャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくいＪＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一の局面におけるＪＦＥＴは、互いに対向する一方面および他方面を有し、かつ素子耐圧により決定される不純物濃度を有する第１導電型の第１半導体層と、第１半導体層の一方面上に形成された導電膜と、第１半導体層の一方面上において導電膜の両側にて導電膜と接するように形成され、かつ導電膜の表面より高い位置にまで設けられた第１導電型の１対のチャネル領域と、それぞれが１対のチャネル領域の各々の上に配置された第１導電型の１対のソース領域と、それぞれが第１半導体層の一方面上にて１対のチャネル領域の各々の導電膜側とは反対側に配置され、かつチャネル領域の第１導電型不純物の濃度の値よりも高い値の第２導電型不純物の濃度を有する第２導電型の１対の第２半導体層と、それぞれが１対の第２半導体層の各々の上に配置された１対のゲート電極と、第１半導体層の他方面に設けられた第１導電型のドレイン領域とを備え、第１半導体層がＳｉＣ基板であり、１対のチャネル領域の各々が第１導電型ＳｉＣ膜であり、１対の第２半導体層の各々が第２導電型ＳｉＣ膜であり、導電膜は、オン状態において電流がチャネル領域と導電膜とに分けて流れるように構成されており、かつチャネル領域よりも低い抵抗を有している。
【０００６】
本発明の一の局面におけるＪＦＥＴでは、第１半導体層の一方面には溝が設けられており、導電膜は溝を埋めて堆積している。
【０００７】
本発明の一の局面におけるＪＦＥＴでは、第２半導体層から導電膜に向かう方向のチャネル領域の長さである断面長さが、第２半導体層とチャネル領域との接合部における拡散電位によるチャネル領域内での空乏層幅より小さい。
【０００８】
本発明の一の局面におけるＪＦＥＴでは、導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである。
【０００９】
本発明の他の局面におけるＪＦＥＴは、半導体基板の上に形成された第２導電型半導体膜と、第２導電型半導体膜の上に形成された、チャネル領域を含む第１導電型半導体膜と、第１導電型半導体膜の上に形成された第１導電型半導体からなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、第２導電型半導体膜に接して設けられたゲート電極と、チャネル領域の表面に接して配置された導電膜を有する。
【００１０】
上記の構成により、チャネル領域と導電膜とは、チャネルを流れる電流に対して並列に配置される。このため、例えば、導電膜の電気抵抗がチャネル領域に比べて１オーダー低い場合、オン状態において導電膜を流れる電流は、チャネル領域のそれに比べて約１０倍高くなる。このため、不純物濃度のばらつきやチャネル領域の厚さのばらつきがあっても、トランジスタ特性に及ぼす影響は軽微となり、これら因子のばらつきの影響は実質的に問題にならなくなる。一方、オフ状態では、ゲート電極に印加する負電位（逆バイアス電圧）によって、チャネル領域が含まれる第１導電型半導体層と、その下層の第２導電型半導体層との接合部において、第１導電型半導体層の側に空乏層が延びてゆく。この空乏層は、上記逆バイアス電圧に比例し、第１導電層と第２導電層との不純物濃度に逆比例して、濃度の低い側により幅広く拡大する。この空乏層がチャネル領域を遮断すると、キャリアがチャネル領域を通る経路は遮断される。上記の導電膜は、例えば、チャネル領域をはさむ両側の第１導電型半導体層にはその側部を接しないように配置される場合、上記の遮断により、チャネル領域だけでなく導電膜も遮断される。この結果、オフ状態を容易に実現することができる。また、上記の導電膜が上記第１導電型半導体層の片側のみで接し、他方で接していない場合にも、上記オフ状態を容易に実現することができ、かつ抵抗を低くすることができる。この抵抗の減少は、不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響を小さくする。上記の導電膜の両側の側部が、ともにそれぞれ上記第１導電型半導体層と接している場合、抵抗がさらに低くなり、上記不純物濃度のばらつきやチャネル領域の厚さのばらつきの影響をさらに受けにくくなる。なお、第１導電型はｎ型でもｐ型でもよく、また第２導電型はｐ型でもｎ型でもよい。また、半導体基板は、ｎ型Ｓｉ基板でもｐ型Ｓｉ基板でもよく、ｎ型ＳｉＣ基板でもｐ型ＳｉＣ基板でもよい。
【００１１】
上記他の局面のＪＦＥＴでは、導電膜のチャネル長さ方向に沿う長さが、チャネル長さよりも短くされている。
【００１２】
この構成により、導電膜の両端が側壁に接している場合のオフ動作達成の困難性を解消することができる。すなわち、上記導電膜少なくとも一端は側壁から絶縁されているので、空乏層がその絶縁されている側でチャネル領域を遮断すればオフすることができる。
【００１３】
上記他の局面のＪＦＥＴでは、チャネル領域の厚みが、第２導電型半導体膜と、当該第２導電型半導体膜の上に形成された第１導電型半導体膜との接合部における拡散電位による当該第１導電型半導体膜内での空乏層幅より小さくされている。
【００１４】
上記の構成により、ゲート電位ゼロのとき、該第２導電型半導体膜と第１導電型半導体膜との接合部において拡散電位によって生じる空乏層が、チャネル領域の入口および出口を遮断する。このため、ノーマリーオフのＪＦＥＴを得ることができ、ゲート回路の故障対策等を施すことなく回転機等の制御に用いることができる。また、オン状態での消費電力の低減を得ることができ、さらにチャネル領域の不純物濃度のばらつき等の影響を避けることができる。
【００１５】
本発明のさらに他の局面におけるＪＦＥＴは、表（おもて）面において、当該表面上に成膜された素子耐圧により決定される不純物濃度を有する第１の第１導電型半導体層および当該第１の第１導電型半導体層の表面より高い位置にまで堆積された導電膜、を有する基板を備える。そのＪＦＥＴは、また、その基板の上であって、導電膜の両側に当該導電膜の表面より高い位置にまで設けられた第２の第１導電型半導体層の領域と、第２の第１導電型半導体層の２つの領域のそれぞれの上に配置された第１導電型半導体層のソース領域と、基板の上であって、第２の第１導電型半導体層のそれぞれの外側に成膜された、当該第２の第１導電型不純物層の第１導電型不純物の濃度の値よりも高い値の第２導電型不純物濃度を有する、ゲート電極が設けられた第２導電型半導体層と、基板の裏面に設けられた第１導電型半導体層のドレイン領域とを備える。
【００１６】
上記の構成により、半導体基板の表（おもて）面側に設けた２つのソース領域から裏面のドレイン領域に向けて、基板を厚さ方向に横断するドリフト（チャネル）経路の電気抵抗が小さくなる。すなわち、上記経路に対して上記導電膜が堆積されている部分は、上記経路に対して部分的に並列の回路を形成する。上記のように基板の厚さ方向にキャリアが流れるＪＦＥＴの場合にも、同方向に沿うチャネル領域の電気抵抗を実質的に低減することが可能となる。このため、上記縦型ＪＦＥＴに特有の高い耐圧特性とともに、チャネル領域で消費される電力を低減し、発熱問題を解消することが可能となる。第２の第１導電型半導体層と第２導電型半導体層との接合部に逆バイアス電圧を印加して空乏層を第２の第１導電型半導体層に延ばしてオフ状態を実現するためには、この両層の濃度について、上記関係が満たされる必要がある。しかし、上記の第２の第１導電型半導体層の不純物濃度は、第１の第１導電型半導体層の不純物濃度より高くても低くてもよい。なお、上記素子耐圧により決定される不純物濃度を有する第１の第１導電型半導体層は、基板の表面上に形成されていてもよいし、基板自身がこの第１の第１導電型半導体層であってもよい。
【００１７】
上記さらに他の局面におけるＪＦＥＴでは、半導体基板の表（おもて）面には溝が設けられ、導電膜は当該溝を埋めて堆積している。
【００１８】
上記の構成により、縦型ＪＦＥＴにおいて、より深いドリフト（チャネル）経路にまで導電膜が装入されるので、ドリフト（チャネル）を流れる電流はより低くなり、電流は導電膜のほうにより多く流れることになる。このため、ドリフト（チャネル）経路の不純物濃度等による素子間のばらつきは、より小さくなる。
【００１９】
上記さらに他の局面におけるＪＦＥＴでは、低濃度の第１導電型半導体層の、第２導電型半導体膜から導電膜にいたる長さである断面長さが、前記第２導電型半導体膜と、当該第２導電型半導体膜の内側の前記低濃度の第１導電型半導体膜との接合部における拡散電位による当該低濃度の第１導電型半導体膜内での空乏層幅より小さい。
【００２０】
上記の構成により、ゲート電圧がゼロの場合、上記拡散電位により上記低濃度第１導電型半導体膜は、その外側に位置する第２導電型半導体膜との接合部で生じる空乏層に遮断される。上記導電膜は、上記低濃度の第１導電型半導体膜の上に接するソース領域とは、接していないので、上記の遮断により導電膜への経路も遮断される。この結果、耐圧性が高く、オン状態での消費電力の小さい縦型ＪＦＥＴでも、ノーマリーオフとすることができる。
【００２１】
上記他の局面およびさらに他の局面におけるＪＦＥＴでは、導電膜が、金属膜および高濃度の不純物を含む半導体膜のうちのいずれかである。
【００２２】
上記の構成により、低抵抗の金属膜を用いてチャネル領域に低抵抗の並列バイパスを簡便に設けることができる。金属膜としては、電極材料となるものであれば、何でもよいが、エッチングのしやすさおよび高い導電率を考慮するとアルミニウム（Ａｌ）、またはアルミニウム合金であることが望ましい。
【００２３】
上記他の局面およびさらに他の局面におけるＪＦＥＴでは、半導体基板がＳｉＣ基板であり、第１導電型半導体膜が第１導電型ＳｉＣ膜であり、第２導電型半導体膜が第２導電型ＳｉＣ膜である。
【００２４】
ＳｉＣは優れた耐圧性を有し、キャリアの移動度はＳｉなみに高く、かつキャリアの高い飽和ドリフト速度を得ることができる。このため、上記のＪＦＥＴを大電力用高速スイッチング素子に用いることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１におけるＪＦＥＴの断面図である。
【図２】図１のＪＦＥＴにおいてオフ状態を説明する模式図である。
【図３】実施の形態２におけるＪＦＥＴの断面図である。
【図４】実施の形態３におけるＪＦＥＴの断面図である。
【発明を実施するための形態】
【００２６】
次に、図面を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１におけるＪＦＥＴを示す断面図である。同図において、ＳｉＣ基板１の上にｐ型ＳｉＣ膜２が成膜され、その上に減厚されたチャネル領域４の部分を有するｎ型ＳｉＣ膜３が形成されている。チャネル領域４の両側の当該ｎ型ＳｉＣ膜３の上には、ソース、ドレイン領域となるｎ+型ＳｉＣ膜５，６が形成され、さらにそれぞれの領域上にソース、ドレイン電極１１，１２が形成されている。また、ｐ型ＳｉＣ膜の上であって、平面的に見てソース、ドレイン領域をはさんで２つのゲート電極１３が形成されている。本実施の形態における最大の特徴は、チャネル領域の上にアルミニウム膜７が形成されている点にある。このアルミニウム膜の断面長さは、チャネル長さＬより小さく、平面的に見て、アルミニウム膜はチャネル領域のなかに含まれる。すなわち、アルミニウム膜７はチャネル領域４の両側の壁には接していない。
【００２７】
次に、このＪＦＥＴの動作について説明する。まず、オン状態においては、チャネル領域４を基板面に沿ってキャリアが流れる。このとき、アルミニウム層７がチャネル領域の上に配置されていると、電流は、チャネル領域４とアルミニウム膜７とで構成される並列回路を流れる。アルミニウム膜の電気抵抗がチャネル領域の電気抵抗に比較して、例えば１オーダー低い場合には、アルミニウム膜７を流れる電流は、チャネル領域を流れる電流よりも、ほぼ１オーダー高くなる。この結果、半導体中を流れる電流は、ほとんど無視してもよく、トランジスタ特性はチャネル領域の不純物濃度やチャネル領域の厚さａにほとんど依らなくなる。この結果、チャネル領域の電気抵抗を低下させるために、高濃度の不純物をドープする必要がなくなり、高い耐圧性能を保ったまま、ばらつきのないその他のトランジスタ特性を確保することができる。
【００２８】
一方、オフ状態においては、図２に示すゲート電極１３に負の電位が印加される。このため、ｐ型ＳｉＣ膜２とｎ型ＳｉＣ膜３との接合部には、空乏層８が形成され、負電位の絶対値が大きくなるほど不純物濃度の低い側に不純物濃度にほぼ逆比例して空乏層幅が広がって行く。空乏層幅の先端部８ａがチャネル領域４の厚さａを超えると、チャネル領域は空乏層に遮断され、キャリアの通過が妨げられる。上記したように、アルミニウム膜７はチャネル領域４の両側の壁には接していないので、上記空乏層幅の先端部８ａがチャネル領域厚さａを越えた時点でオフ状態が実現する。
【００２９】
（実施の形態２）
図１および図２に示した上記実施の形態１におけるＪＦＥＴは、ゲート電圧ゼロの状態では、チャネル領域４に電流が流れるノーマリーオンの状態が実現されている。ノーマリーオンのＪＦＥＴは、回転機器等の制御に用いられた場合、ゲート回路に故障が生じると回転が制止されないおそれがあるため、ゲート回路の故障に対処した機構を備える必要がある。このような機構を備えることは面倒なので、ノーマリーオフのＪＦＥＴが望ましい。実施の形態２では、そのノーマリーオフのＪＦＥＴを説明する。図３に示すように、本実施の形態における最大の特徴は、次の点にある。ｐｎ2接合部の拡散電位によって生じる空乏層、すなわちゲート電位ゼロの状態で生じる空乏層の幅が、チャネル領域の厚さａよりも大きくなるようにする。例えば、（ａ）濃度ｎ2を１×１０16ｃｍ-3とし、（ｂ）チャネル領域の厚さａを５００ｎｍ以下程度とすることにより、拡散電位による空乏層幅がチャネル領域の厚さａを越えて、ノーマリーオフとすることができる。
【００３０】
上記の構造の採用により、耐圧性能を低下させず、チャネル濃度等の変動によって特性をばらつかせることのないＪＦＥＴであって、なおかつ、ノーマリーオフのＪＦＥＴを実現することができる。この結果、大型回転機器等の制御装置にゲート回路の故障対策機構を設けることなく用いることが可能となる。
【００３１】
（実施の形態３）
図４は、実施の形態３におけるＪＦＥＴを示す断面図である。同図において、ｎ型ＳｉＣ基板のｎ型不純物濃度は、素子耐圧により決定される不純物濃度を有しており、第１の第１導電型（ｎ型）半導体層をも兼ねている。このｎ型ＳｉＣ基板９の表（おもて）面にアルミニウム膜７が溝を埋めて所定高さまで成膜されている。このアルミニウム膜７の両側に、チャネル領域４ａ，４ｂを形成するｎ型ＳｉＣ膜が成膜されている。このチャネル領域４ａ，４ｂの高さは、上記アルミニウム膜７の高さより少し高く設定する。この２つのチャネル領域４ａ，４ｂに接して、外側にｐ型ＳｉＣ膜２ａ，２ｂを形成し、この上にゲート電極１３を配置する。２つのチャネル領域４ａ，４ｂの上にそれぞれソース領域５ａ，５ｂを形成し、その上にソース電極１１ａ，１１ｂを配置する。また、ｎ型ＳｉＣ基板９の裏面にはｎ+型ＳｉＣ膜を成膜し、その上にドレイン電極１２を配置する。各電極と半導体層との間にはオーミック接触が形成されていることは言うまでもない。
【００３２】
オン状態では、キャリアはソース領域５ａ，５ｂから基板を厚さ方向に横切ってドレイン領域６に流れる。すなわち、ノーマリーオンのＪＦＥＴが実現している。このとき、電流はアルミニウム膜７と、チャネル領域およびｎ型ＳｉＣ基板と、の経路に分流されるが、アルミニウム膜の電気抵抗が非常に低いので、電流は主にアルミニウム膜側を流れる。このため、チャネル領域における不純物濃度や寸法変動の影響を受けることがなく、素子間のばらつきを大きく減らすことができる。
【００３３】
オフ状態では、ゲートには絶対値の大きな負電圧（−１５〜−２５Ｖ）が印加され、このため、チャネル領域４ａ，４ｂとその外側のｐ型領域との接合部に逆バイアス電圧が印加される。このため、主として不純物濃度の薄い側に空乏層幅が広がってゆく。この空乏層がチャネル領域全域に行き渡ると、ソース領域から基板９を経てドレイン領域６にいたる経路は遮断される。アルミニウム膜７はチャネル領域４ａ，４ｂよりも低い高さとされているので、アルミニウム膜を経由する経路も遮断され、オフ状態が実現する。
【００３４】
図４に示す縦型ＪＦＥＴは、高耐圧性を有するので、本実施の形態のＪＦＥＴを用いることにより、素子間の特性変動の小さい高圧電力用の素子を提供することが可能となる。
【００３５】
なお、図４において、チャネル領域の断面長さｌを、上記ｐｎ-接合部の拡散電位による空乏層幅よりも短くすることにより、ゲート電圧ゼロにおいてチャネル領域は遮断されオフ状態が実現する。すなわち、ノーマリーオフのＪＦＥＴを得ることができる。
【実施例】
【００３６】
図１の実施の形態１おいて示したＪＦＥＴを試作して、１Ｖ印加時のチャネル抵抗を測定した。本ＪＦＥＴは、１００Ｖ耐圧素子とした。チャネル領域を含むｎ型ＳｉＣ膜３，４の不純物濃度は４．０×１０17ｃｍ-3とし、チャネル長さＬは１０００ｎｍ（１０μｍ）、チャネル領域厚さａは２３０ｎｍと設定した。
【００３７】
【表１】
【００３８】
表１に示す結果によれば、従来例のチャネル領域に金属膜を有しないＪＦＥＴ（図１のＪＦＥＴからアルミニウム膜を除いたＪＦＥＴ）のチャネル抵抗は７．８ｍΩｃｍ2であった。これに対して、アルミニウム膜を備えた実施の形態１のＪＦＥＴ（本発明例）のチャネル抵抗は１．６ｍΩｃｍ2と大幅に抵抗値が低下した。したがって、本発明例によりチャネル抵抗が大きく低下することが分かった。このため、チャネル領域の不純物濃度やチャネル領域の厚さの変動の影響を受けず、素子間のばらつきの小さいＪＦＥＴを得ることができた。
【００３９】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【符号の説明】
【００４０】
１ ＳｉＣ基板、２，２ａ，２ｂ ｐ型ＳｉＣ膜、３ ｎ型ＳｉＣ膜、４，４ａ，４ｂ チャネル領域、５，５ａ，５ｂ ソース領域、６ ドレイン領域、７ アルミニウム膜、８ 空乏層、８ａ 空乏層幅の先端、９ ｎ型ＳｉＣ基板、１１，１１ａ，１１ｂ ソース電極、１２ ドレイン電極、１３ ゲート電極、Ｌ チャネル長さ、ａ チャネル領域厚さ、ｌ チャネル領域断面長さ。
【特許請求の範囲】
【請求項１】
互いに対向する一方面および他方面を有し、かつ素子耐圧により決定される不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層の前記一方面上に形成された導電膜と、
前記第１半導体層の前記一方面上において前記導電膜の両側にて前記導電膜と接するように形成され、かつ前記導電膜の表面より高い位置にまで設けられた第１導電型の１対のチャネル領域と、
それぞれが前記１対のチャネル領域の各々の上に配置された第１導電型の１対のソース領域と、
それぞれが前記第１半導体層の前記一方面上にて前記１対のチャネル領域の各々の前記導電膜側とは反対側に配置され、かつ前記チャネル領域の第１導電型不純物の濃度の値よりも高い値の第２導電型不純物の濃度を有する第２導電型の１対の第２半導体層と、
それぞれが前記１対の第２半導体層の各々の上に配置された１対のゲート電極と、
前記第１半導体層の前記他方面に設けられた第１導電型のドレイン領域とを備え、
前記第１半導体層がＳｉＣ基板であり、前記１対のチャネル領域の各々が第１導電型ＳｉＣ膜であり、前記１対の第２半導体層の各々が第２導電型ＳｉＣ膜であり、
前記導電膜は、オン状態において電流が前記チャネル領域と前記導電膜とに分けて流れるように構成されており、かつ前記チャネル領域よりも低い抵抗を有している、接合型電界効果トランジスタ。
【請求項２】
前記第１半導体層の前記一方面には溝が設けられ、前記導電膜は前記溝を埋めて堆積している、請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記第２半導体層から前記導電膜に向かう方向の前記チャネル領域の長さである断面長さが、前記第２半導体層と前記チャネル領域との接合部における拡散電位による前記チャネル領域内での空乏層幅より小さい、請求項１または２に記載の接合型電界効果トランジスタ。
【請求項４】
前記導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである、請求項１〜３のいずれかに記載の接合型電界効果トランジスタ。
【請求項１】
互いに対向する一方面および他方面を有し、かつ素子耐圧により決定される不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層の前記一方面上に形成された導電膜と、
前記第１半導体層の前記一方面上において前記導電膜の両側にて前記導電膜と接するように形成され、かつ前記導電膜の表面より高い位置にまで設けられた第１導電型の１対のチャネル領域と、
それぞれが前記１対のチャネル領域の各々の上に配置された第１導電型の１対のソース領域と、
それぞれが前記第１半導体層の前記一方面上にて前記１対のチャネル領域の各々の前記導電膜側とは反対側に配置され、かつ前記チャネル領域の第１導電型不純物の濃度の値よりも高い値の第２導電型不純物の濃度を有する第２導電型の１対の第２半導体層と、
それぞれが前記１対の第２半導体層の各々の上に配置された１対のゲート電極と、
前記第１半導体層の前記他方面に設けられた第１導電型のドレイン領域とを備え、
前記第１半導体層がＳｉＣ基板であり、前記１対のチャネル領域の各々が第１導電型ＳｉＣ膜であり、前記１対の第２半導体層の各々が第２導電型ＳｉＣ膜であり、
前記導電膜は、オン状態において電流が前記チャネル領域と前記導電膜とに分けて流れるように構成されており、かつ前記チャネル領域よりも低い抵抗を有している、接合型電界効果トランジスタ。
【請求項２】
前記第１半導体層の前記一方面には溝が設けられ、前記導電膜は前記溝を埋めて堆積している、請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記第２半導体層から前記導電膜に向かう方向の前記チャネル領域の長さである断面長さが、前記第２半導体層と前記チャネル領域との接合部における拡散電位による前記チャネル領域内での空乏層幅より小さい、請求項１または２に記載の接合型電界効果トランジスタ。
【請求項４】
前記導電膜が、金属膜および不純物を含む半導体膜のうちのいずれかである、請求項１〜３のいずれかに記載の接合型電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１３９１１１（Ｐ２０１１−１３９１１１Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２０１１−９１２４２（Ｐ２０１１−９１２４２）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２０００−１９４４６４（Ｐ２０００−１９４４６４）の分割
【原出願日】平成１２年６月２８日（２０００．６．２８）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２０００−１９４４６４（Ｐ２０００−１９４４６４）の分割
【原出願日】平成１２年６月２８日（２０００．６．２８）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
[ Back to top ]