【課題】ゲート電圧０Ｖにおけるリーク電流を低減し、十分なノーマリオフ動作を実現可能な縦型チャネル構造の電界効果トランジスタ及びその製造方法を提供する。
【解決手段】本発明の電界効果トランジスタは、高濃度ｎ型ＧａＮ層１０２と、高濃度ｎ型ＧａＮ層１０２の上に形成され、平坦部１２４及び凸部１２２が表面に設けられ、高濃度ｎ型ＧａＮ層１０２のキャリア濃度よりも低いキャリア濃度を有するｎ型ＧａＮ層１０３と、凸部１２２の上面に形成されたＷＳｉソース電極１０５と、高濃度ｎ型ＧａＮ層１０２と電気的に接続されたＴｉ／Ａｌドレイン電極１０９と、凸部１２２の側面に接するように平坦部１２４の上に形成されたｐ型ＺｎＯ層１０６と、ｐ型ＺｎＯ層１０６の上に形成されたＮｉ／Ａｕゲート電極１０７とを備える。 （もっと読む）

【課題】高いアバランシュブレークダイン強度を有する横型ＨＥＭＴと、その製造方法を提供する。
【解決手段】基板１０と、基板上に配置された、第１導電型のチヤネルとなる第１層１１、少なくとも部分的に上記第１層１１の上に配置された電子供給層となる第２層１２を有する。さらに、上記横型ＨＥＭＴは、上記第１導電型に対して相補的な第２導電型の半導体物質を有し、少なくとも部分的に上記第１層１１の中に配置された第３層１３を有する。このためＰＮダイオードが上記第１層および第３層の間で形成され、ＰＮダイオードは横型ＨＥＭＴより低いブレークダウン電圧を有することにより、ＨＥＭＴを高い電界から保護することができ、ＨＥＭＴの劣化を防止できる。 （もっと読む）

【課題】良好な二次元電子ガス特性を有し、かつコンタクト特性の良好なエピタキシャル基板を提供する。
【解決手段】下地基板の上にＧａＮにてチャネル層を形成し、チャネル層の上にＡｌＮにてスペーサ層を形成し、スペーサ層の上に、障壁層を、少なくともＩｎとＡｌとＧａを含む、Ｉｎ_xＡｌ_yＧａ_zＮ（ｘ＋ｙ＋ｚ＝１）なる組成のIII族窒化物であって、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、該III族窒化物の組成に応じて定まる４つの直線にて囲まれる範囲内にあるようにする。 （もっと読む）

【課題】オン抵抗を低減することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板上方に、表面が（０００１）面の第１の化合物半導体層１３ｂ、及び表面が（０００−１）面の第２の化合物半導体層１３ａを互いに接するように形成し、第１の化合物半導体層１３ｂ上に第１の化合物半導体層１３ｂよりも格子定数が小さい第３の化合物半導体層１４ｂを形成し、第２の化合物半導体層１３ａ上に第２の化合物半導体層１３ａよりも格子定数が小さい第４の化合物半導体層１４ａを形成する。また、前記第１の化合物半導体層に電位を付与する第１の電極、及び前記第２の化合物半導体層に電位を付与する第２の電極を形成する。 （もっと読む）

【課題】窒化物系化合物半導体において埋め込み電極として利用可能な特定のパターン形状の導電性材料を埋め込んだ構造を実現し、ＳＩＴ等のデバイスを作製可能にする。
【解決手段】（１）ＧａＮ層上にＧａＡｌＮを積層した構造である第１の３−５族化合物半導体と、（２）これに接して該第１の３−５族化合物半導体表面の一部を特定のパターン形状で被覆する導電性材料と、（３）該導電性材料で被覆されてない該第１の３−５族化合物半導体表面の露出部と該導電性材料とを共に被覆する一般式Ｉｎ_uＧａ_vＡｌ_wＮ（ただし、ｕ＋ｖ＋ｗ＝１、０≦ｕ≦１、０≦ｖ≦１、０≦ｗ≦１）で表される第２の３−５族化合物半導体と、からなり、該導電性材料の層厚が５ｎｍ以上１００ｎｍ以下である３−５族化合物半導体。 （もっと読む）

【課題】オン抵抗が低く耐圧が高い電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された高抵抗層又は下地層と、前記高抵抗層又は下地層上に形成された、炭素を含有するキャリア濃度制御層と、前記キャリア濃度制御層上に形成されたキャリア走行層と、前記キャリア走行層上に形成された、前記キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層と、前記キャリア供給層から所定の深さに到るまで形成されたリセス部と、前記キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記キャリア供給層上にわたって前記リセス部内を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備える。 （もっと読む）

【課題】低いオン抵抗と高い耐圧性とを有する電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法を提供する。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板１０１と、前記基板上に形成された高抵抗層１０３と、前記高抵抗層上に形成された、炭素濃度が１×１０^１８ｃｍ^−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下であるチャネル層１０４を含む半導体動作層１０６と、前記半導体動作層に前記チャネル層の内部に到る深さまで形成されたリセス部１０７と、前記半導体動作層上に前記リセス部を挟んで形成されたソース電極１０８およびドレイン電極１０９と、前記半導体動作層上にわたって前記リセス部内を覆うように形成されたゲート絶縁膜１１０と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極１１１と、を備える。 （もっと読む）

【課題】Ｓｉ結晶層上に半導体素子を備えたＳｉ以外の半導体単結晶層を備えた半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子を提供する。
【解決手段】Ｓｉ（１１１）基板（第1の基板）１０１の表面にバッファ層１０２と半導体単結晶層１０３とを順次形成する第1の工程と、半導体単結晶層１０１ａとバッファ層１０２ａとＳｉ（１１１）基板の所定の厚さ部分１０２ｂとを含む分離島１５０を形成する第２の工程と、分離島の表面を覆う被覆層２００を形成する第３の工程と、被覆層をマスクに前記Ｓｉ（１１１）基板をＳｉ（１１１）面に沿ってエッチングして剥離する第４の工程と、分離島の剥離面を別の基板（第２の基板）２０１の表面に接合する第５の工程とを備える。 （もっと読む）

【課題】ウルツ鉱構造の化合物半導体を用いてノーマリ・オフの化合物半導体電子デバイスを提供する。
【解決手段】キャリア走行半導体層１５はスペーサ半導体層１７と支持体１３との間に位置する。基準軸Ｎｘは、支持体１３のウルツ鉱のｃ軸に直交する。電子デバイス１１では、基準軸Ｎｘに直交した基準平面Ｒ２に沿ってヘテロ接合が延びるので、ピエゾ電界Ｐｚが基準平面Ｒ２に平行な方向に向く。ピエゾ電界Ｐｚはヘテロ接合２１に沿って延在する内部電界として働き、これはヘテロ接合２１の二次元キャリアに作用して、ゲート電極１９直下のヘテロ接合における電子濃度が調整される。内部電界の働きによりゲート電極１９にゼロボルトが印加されるとき、二次元電子はゲート電極１９直下のヘテロ接合２１のバンドの屈曲部に実質的に蓄積されず、電子デバイス１１はノーマリ・オフ特性を有する。 （もっと読む）

【課題】横方向リーク電流の低減および横方向耐圧特性を良好に両立させることができるエピタキシャル基板およびその製造方法を提供する。
【解決手段】Si単結晶基２上にバッファ３と複数層のIII族窒化物層をエピタキシャル成長させて形成した主積層体４とを具え、横方向を電流導通方向とする電子デバイス用エピタキシャル基板であって、前記バッファ３は、前記Si単結晶基板２と接する初期成長層５および該初期成長層上の超格子多層構造からなる超格子積層体６を少なくとも有し、前記初期成長層５はAlN材料からなり、かつ前記超格子積層体６はBAlGaInN材料からなる第１層６ａおよび該第１層６ａとはバンドギャップの異なるBAlGaInN材料からなる第２層６ｂを交互に積層してなり、前記超格子積層体６と、前記主積層体４の前記バッファ側の部分は、ともにC濃度が1×10¹⁸/cm³以上であることを特徴とする。 （もっと読む）

【課題】 化合物半導体装置に関し、オン耐圧を高め、また、Ｉ−Ｖ特性を改善するとともに、保護層を介したリーク電流の発生を抑制する。
【解決手段】 ＧａＮのキャリア走行層と、前記キャリア走行層上に形成されたＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）のキャリア供給層と、前記キャリア供給層上に形成され、開口を有する走行キャリアと同導電の第一導電型のＧａＮのＧａＮ系保護層と、前記開口内に形成されたゲート電極とを設ける。 （もっと読む）

半導体デバイスが、第１の閉じ込め層（３２）上に活性層（３１）を備える。活性層（３１）は厚さ２０ｎｍ未満のα−Ｓｎ層を備える。第１の閉じ込め層（３２）は、α−Ｓｎより広いバンドギャップの材料から形成され、α−Ｓｎとこの材料間のバンドギャップオフセットは活性層への電荷キャリアの閉じ込めを可能にし、活性層は量子井戸として作用する。類似の第２の閉じ込め層（３４）が活性層（３１）上に形成されてもよい。半導体デバイスはｐ−ＦＥＴであってもよい。このような半導体デバイスの製造方法もまた説明されている。
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【課題】窒化物半導体層の割れ（クラック）や結晶欠陥、反りの発生を抑制し、かつ生産性の向上が可能な化合物半導体基板を提供する。
【解決手段】化合物半導体基板１は、結晶面方位が（１１１）面であるシリコン単結晶基板１０と、シリコン単結晶基板１０上に形成され、Ａｌ_ｘＧａ_１−ｘＮ単結晶（０＜ｘ≦１）で構成された第１バッファ層２０ａおよび２０ｂと、第１バッファ層２０ａおよび２０ｂ上に形成され、厚さが２５０ｎｍ以上３５０ｎｍ以下のＡｌ_ｙＧａ_１−ｙＮ単結晶（０≦ｙ＜０．１）で構成された第１単層３０ａと、厚さが５ｎｍ以上２０ｎｍ以下のＡｌ_ｚＧａ_１−ｚＮ単結晶（０．９＜ｚ≦１）で構成された第２単層３０ｂとが交互に複数積層された第２バッファ層３０と、第２バッファ層３０上に形成され、少なくとも１層以上の窒化物系半導体単結晶層を含む半導体素子形成領域４０と、を備える。 （もっと読む）

【課題】破損を抑制できる半導体装置を提供する。
【解決手段】半導体装置１は、シリコンを含む材料からなる基板２と、基板２上に形成された緩衝層３と、緩衝層３上に形成された窒化物系半導体を含むデバイス形成層４とを有する。緩衝層３は、アルミニウムを含む第１の窒化物系半導体層１１と、第１の窒化物系半導体層１１の上に形成され、アルミニウムの含有率が徐々に減少する第１の組成傾斜層１２と、第１の組成傾斜層１２の上に形成され、アルミニウムを含まないまたは第１の窒化物系半導体層１１よりもアルミニウムの含有率が少ない第２の窒化物系半導体層１３と、第２の窒化物系半導体層１３の上に形成され、アルミニウムの含有率が徐々に増加する第２の組成傾斜層１４とを順番に複数回積層したものである。第１の組成傾斜層１２は、第２の組成傾斜層１４よりも厚い。 （もっと読む）

【課題】電子デバイスのスイッチング速度等の性能を向上させる。半導体基板の結晶性を向上させる。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層上に設けられる阻害層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合している化合物半導体とを備え、阻害層はＳｉ_ｘＧｅ_１−ｘ結晶層にまで貫通する開口を有し、かつ化合物半導体の結晶成長を阻害する半導体基板を提供する。また、上記開口の内部でＳｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合する化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】電極の接触抵抗の低減を図るようにした高周波特性の良い電界効果トランジスタ及びその製造方法を提供すること。
【解決手段】III−Ｖ族化合物半導体薄膜をエピタキシャル結晶成長させてなる多層膜半導体構造を有しており、多層膜半導体構造は、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成された電子走行層３と、電子走行層３上に形成されたスペーサ層４と、スペーサ層４上に形成された電子供給層５と、電子供給層５上に形成されたバリア層６と、バリア層６上に形成された高電子濃度キャップ層７とを備え、さらに、高電子濃度キャップ層７上に形成されたソース電極１０１及びドレイン電極１０３と、バリア層６の表面に形成されたゲート電極１０２とを備えている。 （もっと読む）

【課題】接合型電界効果トランジスタ等の半導体装置において、オン抵抗を低減できるようにする。
【解決手段】半導体装置の製造方法は、まず、基板１０１の上に第１の窒化物半導体層１０３、第２の窒化物半導体層１０４及びｐ型の第３の半導体層１０５を順次エピタキシャル成長する。これよりも後に、第３の半導体層１０５を選択的に除去する。これよりも後に、第２の窒化物半導体層１０４の上に、第４の窒化物半導体層１０６をエピタキシャル成長する。これよりも後に、第３の半導体層１０５の上にゲート電極を形成する。 （もっと読む）

【課題】基板上に化合物半導体層を厚く形成することができ、バッファ領域内に生じる寄生容量を低減することができる半導体ウェーハ、半導体素子、及びその製造方法を提供する。
【解決手段】バッファ領域３は、第１の層６と第２の層７とが交互に複数配置された複数の多層構造バッファ領域５、５´と、複数の多層構造バッファ領域５、５´の相互間に配置され、第１の層６及び第２の層７よりも厚く形成され、且つ第１の層６を構成する材料の格子定数と第２の層７の格子定数との間の格子定数を有する化合物半導体から成る。 （もっと読む）

【課題】縦型構造のＨＥＭＴにおけるオン抵抗を低減することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１と、基板１の上方に形成された電子供給層４及び電子走行層２と、電子供給層４及び電子走行層２の上方に形成されたソース電極２１ｓ及びゲート電極２１ｇと、基板１の裏面に形成されたドレイン電極２１ｄと、が設けられている。そして、電子供給層４の少なくとも一部と電子走行層２の少なくとも一部とが、基板１の表面に平行な面から傾斜した面を境にして互いに接している。 （もっと読む）

【課題】Ｓｉ基板上に高品質なＳｂ系結晶を成長させた半導体素子を提供することを可能にする。
【解決手段】本発明の一態様による半導体素子は、Ｓｉ基板１１上に設けられ、Ｓｂと、Ｓｂ以外のＶ族元素を含み、膜厚が１ｎｍ以上２００ｎｍ以下の、第１の層１２と、第１の層上に設けられＳｂを含む第２の層１３と、を備えている。 （もっと読む）