化合物半導体装置及びその製造方法
【課題】縦型構造のＨＥＭＴにおけるオン抵抗を低減することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１と、基板１の上方に形成された電子供給層４及び電子走行層２と、電子供給層４及び電子走行層２の上方に形成されたソース電極２１ｓ及びゲート電極２１ｇと、基板１の裏面に形成されたドレイン電極２１ｄと、が設けられている。そして、電子供給層４の少なくとも一部と電子走行層２の少なくとも一部とが、基板１の表面に平行な面から傾斜した面を境にして互いに接している。
【解決手段】基板１と、基板１の上方に形成された電子供給層４及び電子走行層２と、電子供給層４及び電子走行層２の上方に形成されたソース電極２１ｓ及びゲート電極２１ｇと、基板１の裏面に形成されたドレイン電極２１ｄと、が設けられている。そして、電子供給層４の少なくとも一部と電子走行層２の少なくとも一部とが、基板１の表面に平行な面から傾斜した面を境にして互いに接している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、サファイア、ＳｉＣ、ＧａＮ又はＳｉ等からなる基板上にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶに比べて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されている。
【０００３】
このような化合物半導体装置として、高周波増幅器に適した高電子移動度トランジスタ（ＨＥＭＴ）、及び、インバータスイッチ等の電力デバイスに適したＧａＮ系ＨＥＭＴが挙げられる。また、ＧａＮ系ＨＥＭＴの構造としては、ソース電極とドレイン電極とが基板の表面に平行に配置された横型構造、及びソース電極とドレイン電極とが基板を間に挟んで配置された縦型構造が挙げられる。縦型構造は、横型構造と比較して、チップ面積を小さくすることができ、また、コストを抑制することができる。
【０００４】
図１は、従来の縦型構造のＧａＮ系ＨＥＭＴを示す断面図である。従来の縦型構造のＧａＮ系ＨＥＭＴでは、ｎ型のｎ−ＧａＮ基板１０１の裏面にドレイン電極１２１ｄが形成されている。また、ｎ−ＧａＮ基板１０１上には、ｎ型のｎ−ＧａＮ層１０２が縦方向電子走行層として形成されている。ｎ−ＧａＮ層１０２内には、電流が流れる部分を制限する電流狭窄層としてＡｌＮ層１０３が設けられている。ｎ−ＧａＮ層１０２上には、横方向電流供給層としてｎ型のｎ−ＡｌＧａＮ層１０６が形成されている。そして、ｎ−ＡｌＧａＮ層１０６上には、ＡｌＮ層１０３の上方にソース電極１２１ｓが形成され、ＡｌＮ層１０３の開口部の上方にゲート電極１２１ｇが形成されている。ソース電極１２１ｓとゲート電極１２１ｇとの間には、ＳｉＮ膜１１４が形成されている。
【０００５】
このように構成された従来の縦型構造のＧａＮ系ＨＥＭＴでは、ｎ−ＧａＮ層１０２の表層部に２次元電子ガス層（２ＤＥＧ）が生じ、この２ＤＥＧを介してソース電極１２１ｓとドレイン電極１２１ｄとの間に電流が流れる。
【０００６】
しかしながら、従来の縦型構造のＧａＮ系ＨＥＭＴでは、オン抵抗が高く、オン時の発熱に伴う電気エネルギの損失が大きいという問題点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、縦型構造のＨＥＭＴにおけるオン抵抗を低減することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様には、基板と、前記基板の上方に形成された電子供給層及び電子走行層と、前記電子供給層及び前記電子走行層の上方に形成されたソース電極及びゲート電極と、前記基板の裏面に形成されたドレイン電極と、が設けられている。そして、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接している。
【００１０】
化合物半導体装置の製造方法の一態様では、基板の上方に、電子供給層及び電子走行層を、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接するように形成し、前記電子供給層及び前記電子走行層の上方にソース電極及びゲート電極を形成する。また、前記基板の裏面にドレイン電極を形成する。
【発明の効果】
【００１１】
上記の化合物半導体装置等によれば、基板の表面に平行な面から傾斜した面内でも２ＤＥＧが生じるため、基板の表面に垂直な方向におけるオン抵抗を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】従来の縦型構造のＧａＮ系ＨＥＭＴを示す断面図である。
【図２】第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図３Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｄ】図３Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｅ】図３Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｆ】図３Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｇ】図３Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｈ】図３Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｉ】図３Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｊ】図３Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｋ】図３Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｌ】図３Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｍ】図３Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｎ】図３Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｏ】図３Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図５】第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図６】第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図７Ａ】第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図７Ｂ】図７Ａに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図７Ｃ】図７Ｂに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１５】
第１の実施形態では、ｎ型のｎ−ＧａＮ基板１上に、厚さが０．２μｍ〜１０μｍ程度（例えば１μｍ）のノンドープのｉ−ＧａＮ層２及びｎ型のｎ−ＡｌＧａＮ層４が横方向に交互に配置されている。ｉ−ＧａＮ層２は縦方向電子走行層として機能し、ｎ−ＡｌＧａＮ層４は縦方向電子供給層及び電子ブロック層として機能する。ｎ−ＧａＮ基板１の表面に垂直な方向は、ＧａＮ結晶のｃ軸方向から傾斜している。ｎ−ＧａＮ基板１の表面は、例えばａ面、ｍ面又はｒ面である。ｎ−ＡｌＧａＮ層４の組成は、例えばＡｌ0.25Ｇａ0.75Ｎで表わされる。また、ｎ−ＡｌＧａＮ層４には、例えばＳｉが５×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば４×１０18ｃｍ-3）ドーピングされている。ｎ−ＡｌＧａＮ層４の電子親和力は、ｉ−ＧａＮ層２の電子親和力よりも小さい。
【００１６】
ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４上に、厚さが０．０１μｍ〜１μｍ程度（例えば０．１μｍ）のノンドープのi−ＧａＮ層５が横方向電子走行層として形成されている。ｉ−ＧａＮ層５上に、厚さが５ｎｍ〜３０ｎｍ程度（例えば１０ｎｍ）のｎ型のｎ−ＡｌＧａＮ層６が横方向電子供給層として形成されている。ｎ−ＡｌＧａＮ層６の組成は、例えばＡｌ0.25Ｇａ0.75Ｎで表わされる。また、ｎ−ＡｌＧａＮ層６には、例えばＳｉが５×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば４×１０18ｃｍ-3）ドーピングされている。ｎ−ＡｌＧａＮ層６の電子親和力は、ｉ−ＧａＮ層５の電子親和力よりも小さい。ｎ−ＡｌＧａＮ層６上に、厚さが２ｎｍ〜１０ｎｍ程度（例えば７ｎｍ）のｎ型のｎ−ＧａＮ層７が保護層として形成されている。ｎ−ＧａＮ層７には、例えばＳｉが５×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。例えば、ｉ−ＧａＮ層５及びｉ−ＧａＮ層２のバンドギャップは、ｎ−ＡｌＧａＮ層４のバンドギャップよりも狭く、また、ｎ−ＡｌＧａＮ層６のバンドギャップは、ｉ−ＧａＮ層５のバンドギャップよりも広い。
【００１７】
ｎ−ＧａＮ層７のｎ−ＡｌＧａＮ層４の上方に位置する部分には、ソース電極用の開口部７ａが形成されており、この開口部７ａ内に開口部７ａの上方まで延びるソース電極２１ｓが形成されている。また、ｎ−ＡｌＧａＮ層６、ｉ−ＧａＮ層５及びｎ−ＡｌＧａＮ層４には、ｎ−ＡｌＧａＮ層６のソース電極２１ｓとの界面からｎ−ＡｌＧａＮ層４の途中深さまで延びる素子分離領域１１が形成されている。
【００１８】
ｎ−ＧａＮ層７上に、ソース電極２１ｓを覆うＳｉＮ膜（シリコン窒化膜）１４が形成されている。ＳｉＮ膜１４の厚さは１０ｎｍ〜１００ｎｍ程度（例えば４０ｎｍ）である。
【００１９】
ＳｉＮ膜１４、ｎ−ＧａＮ層７、ｎ−ＡｌＧａＮ層６、ｉ−ＧａＮ層５及びｉ−ＧａＮ層２には、ＳｉＮ膜１４の表面からｉ−ＧａＮ層２の途中深さまで延びる孔１６が形成されている。そして、この孔１６内に孔１６の上方まで延びるゲート電極２１ｇが形成されている。
【００２０】
ＳｉＮ膜１４上に、ゲート電極２１ｇを覆うＳｉＮ膜１７が形成されている。ＳｉＮ膜１７の厚さは２０ｎｍ〜１０００ｎｍ程度（例えば４００ｎｍ）である。ＳｉＮ膜１７及びＳｉＮ膜１４には、ソース電極２１ｓの一部を露出する開口部１７ｓが形成され、ＳｉＮ膜１７には、ゲート電極２１ｇの一部を露出する開口部１７ｇが形成されている。
【００２１】
また、ｎ−ＧａＮ基板１の裏面にドレイン電極２１ｄが一面にわたって形成されている。
【００２２】
このような第１の実施形態では、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層５のｎ−ＡｌＧａＮ層６との界面近傍に電子が誘起される。この結果、横方向（ｎ−ＧａＮ基板１の表面に平行な方向）に広がる２次元電子ガス層（２ＤＥＧ）が現れる。また、同様のピエゾ効果により、ｉ−ＧａＮ層２のｎ−ＡｌＧａＮ層４との界面近傍にも電子が誘起される。この結果、縦方向（ｎ−ＧａＮ基板１の表面に垂直な方向）に広がる２ＤＥＧが現れる。そして、この縦方向に広がる２ＤＥＧは、ｎ−ＧａＮ基板１に、その表面から傾斜して（直交して）接している。
【００２３】
従来の縦型構造のＧａＮ系ＨＥＭＴでは、ｎ型のＧａＮ層が縦方向の電子供給層として機能しているため、電子の移動度が１００ｃｍ2／Ｖ・ｓ程度と低く、オン抵抗が高くなっている。これに対し、本実施形態では、縦方向に広がる２ＤＥＧが存在するため、電子の移動度を向上させることができる。
【００２４】
また、ゲート電極２１ｇが、ｉ−ＧａＮ層２とｎ−ＡｌＧａＮ層４との界面の側方にも存在するため、オフ時においては、ｉ−ＧａＮ層２とｎ−ＡｌＧａＮ層４との界面近傍であっても、ゲート電極２１ｇの側方では２ＤＥＧは存在しにくい。このため、オフ時のドレインリーク電流が抑制される。
【００２５】
実際に、本願発明者がシミュレーションによる検証を行ったところ、下記表１に示す結果が得られた。この検証では、比較のために図１に示す従来のＧａＮ系ＨＥＭＴについてのシミュレーションも行った。なお、スイッチング時間のシミュレーションでは、全ゲート幅を４０ｍｍとし、ドレイン電極に１００Ｖを印加した状態で、ゲート電極の電圧を制御してオフからオンに変化させた場合の応答時間を検証した。
【００２６】
【表１】
【００２７】
第１の実施形態によれば１０００ｃｍ2／Ｖ・ｓ程度（従来の１０倍）の電子移動度が得られるため、表１に示すように、オン抵抗を著しく低減することができる。また、スイッチング時間を短縮することもできる。スイッチング時間の短縮により、スイッチング回路に用いた場合の動作効率を向上させることが可能となり、また、コイル等の周辺回路を小型することが可能となる
【００２８】
なお、第１の実施形態の動作の制御に当たっては、例えば、ソース電極２１ｓは接地しておく。そして、オフ時にはドレイン電極２１ｄに３００Ｖを印加し、ゲート電極２１ｇに０Ｖ又は負の電圧を印加する。一方、オン時にはゲート電極２１ｇ及びドレイン電極２１ｄに正の電圧を印加する。
【００２９】
なお、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。後述する第２〜第４の実施形態においても同様である。
【００３０】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図３Ａ乃至図３Ｏは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００３１】
第１の実施形態では、先ず、図３Ａに示すように、ｎ−ＧａＮ基板１上にｉ−ＧａＮ層２を、例えば有機金属気相エピタキシ（ＭＯＶＰＥ）法により形成する。例えば、Ｇａ原料としてトリメチルガリウム、Ｎ原料としてアンモニアを用いる。また、圧力は１００Ｔｏｒｒとし、成長温度は１０５０℃とする。
【００３２】
次いで、図３Ｂに示すように、ｉ−ＧａＮ層２上にＳｉＯ2膜３を、例えば熱化学気相堆積（ＣＶＤ）法により形成する。その後、ＳｉＯ2膜３上にレジスト膜を形成し、このレジスト膜に露光及び現像を行って、ｎ−ＡｌＧａＮ層４に対応する部分を開口する開口部５１ａを備えたレジストパターン５１を形成する。
【００３３】
続いて、図３Ｃに示すように、レジストパターン５１をマスクとして用いて、ＳｉＯ2膜３のウェットエッチング、及びｉ−ＧａＮ層２のドライエッチングを行うことにより、ｎ−ＧａＮ基板１を露出させる。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。そして、レジストパターン５１を除去する。
【００３４】
次いで、図３Ｄに示すように、ｉ−ＧａＮ層２の開口部内にｎ−ＡｌＧａＮ層４をｉ−ＧａＮ層２と同程度の高さになるまで、例えばＭＯＶＰＥ法により形成する。このとき、ＳｉＯ2膜３がｎ−ＡｌＧａＮ層４のｉ−ＧａＮ層２上での成長を抑制するマスクとして機能する。例えば、Ｇａ原料としてトリメチルガリウム、Ｎ原料としてアンモニア、Ａｌ原料としてトリメチルアルミニウムを使用する。そして、ＳｉＯ2膜３を除去する。
【００３５】
その後、図３Ｅに示すように、ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４上にｉ−ＧａＮ層５、ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７をこの順で形成する。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７に不純物として含まれるＳｉの原料としては、例えばシランを使用することができる。
【００３６】
続いて、ｎ−ＧａＮ層７上にレジスト膜を形成し、このレジスト膜に対して露光及び現像を行うことにより素子分離形成用のレジストパターンを形成し、このレジストパターンをマスクとしてＡｒをイオン注入する。この結果、図３Ｆに示すように、素子分離領域１１が形成される。そして、レジストパターンを除去する。
【００３７】
次いで、ｎ−ＧａＮ層７上に新たにレジスト膜を形成し、このレジスト膜に対して露光及び現像を行うことによりソース電極形成用のレジストパターンを形成し、このレジストパターンをマスクとしてｎ−ＧａＮ層７をドライエッチングする。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。この結果、図３Ｇに示すように、開口部７ａが形成される。なお、開口部７ａの深さに関し、ｎ−ＧａＮ層７の一部を残してもよく、また、ｎ−ＡｌＧａＮ層６の一部を除去してもよい。つまり、開口部７ａの深さがｎ−ＧａＮ層７の厚さと一致している必要はない。そして、レジストパターンを除去する。
【００３８】
その後、図３Ｈに示すように、開口部７ａ内に、リフトオフ法によりＴａ膜２１ａ、Ａｌ膜２１ｂ及びＴａ膜２１ｃをこの順で形成する。即ち、新たなレジストパターンを形成し、Ｔａ、Ａｌ及びＴａの蒸着を行い、その後、レジストパターン上に付着したＴａ、Ａｌ及びＴａをレジストパターンごと除去する。Ｔａ膜、Ａｌ膜、Ｔａ膜の厚さは、例えば、下から順に１０ｎｍ程度、２８０ｎｍ程度、１０ｎｍ程度とする。
【００３９】
続いて、ラピッドサーマルアニール（ＲＴＡ）装置を用いて、窒素雰囲気の下で、４００℃〜１０００℃、例えば５５０℃で１分間の熱処理を行う。この熱処理により、Ｔａ膜２１ａとＡｌ膜２１ｂとの界面、及びＡｌ膜２１ｂとＴａ膜２１ｃとの界面にＴａＡｌ3が生成し、図３Ｉに示すように、ソース電極２１ｓが形成される。また、この熱処理の結果、オーミック特性が確立する。
【００４０】
次いで、図３Ｊに示すように、プラズマ化学気相成長（ＰＥ−ＣＶＤ）法により、全面にＳｉＮ膜１４を形成する。その後、ＳｉＮ膜１４上にレジスト膜を形成し、このレジスト膜に対して露光及び現像を行うことによりゲート電極形成用の開口部１５ａを備えたレジストパターン１５を形成する。
【００４１】
続いて、図３Ｋに示すように、レジストパターン１５をマスクとしてＳｉＮ膜１４をドライエッチングする。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。
【００４２】
更に、図３Ｌに示すように、レジストパターン１５をマスクとしてｎ−ＧａＮ層７、ｎ−ＡｌＧａＮ層６、ｉ−ＧａＮ層５及びｉ−ＧａＮ層２をドライエッチングする。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。また、このドライエッチングの量は、例えば、深さ０．１５μｍ程度分とする。この結果、ｉ−ＧａＮ層２の途中深さまで延びる孔１６が形成される。
【００４３】
次いで、図３Ｍに示すように、レジストパターン１５を除去する。その後、孔１６内に、リフトオフ法によりゲート電極２１ｇを形成する。ゲート電極２１ｇの形成では、ゲート電極２１ｇを形成する領域を開口するレジストパターン、例えば２層レジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。Ｎｉ膜、Ａｕ膜の厚さは、例えば、夫々１０ｎｍ程度、２００ｎｍ程度とする。
【００４４】
続いて、図３Ｎに示すように、全面にＳｉＮ膜１７を、例えばプラズマＣＶＤ法により形成する。次いで、ＳｉＮ膜１７及びＳｉＮ膜１４にソース電極２１ｓの一部を露出する開口部１７ｓを形成し、ＳｉＮ膜１７にゲート電極２１ｇの一部を露出する開口部１７ｇを形成する。
【００４５】
その後、図３Ｏに示すように、ｎ−ＧａＮ基板１の裏面を研磨して、ｎ−ＧａＮ基板１の厚さを１００μｍ程度とする。このとき、ｎ−ＧａＮ基板１を全て取り除いてもよい。ｎ−ＧａＮ基板１を電子が走行するとオン抵抗が上昇するためである。続いて、ｎ−ＧａＮ基板１の裏面上にドレイン電極２１ｄを形成する。ドレイン電極２１ｄの形成では、ｎ−ＧａＮ基板１の裏面上にＴａ膜、Ａｌ膜及びＴａ膜をこの順で形成する。また、これらの厚さは、例えば、ｎ−ＧａＮ基板１側から順に１０ｎｍ程度、２８０ｎｍ程度、１０ｎｍ程度とする。続いて、ＲＴＡ装置を用いて、窒素雰囲気の下で、４００℃〜１０００℃、例えば５５０℃で１分間の熱処理を行う。この熱処理により、ドレイン電極２１ｄが形成される。また、この熱処理の結果、オーミック特性が確立する。
【００４６】
このような製造方法により、図２に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４７】
なお、ゲート電極２１ｇのゲート長、即ち２つのソース電極２１ｓを結ぶ方向の長さは、０．２μｍ〜２μｍ程度（例えば０．５μｍ）である。また、ユニットゲート幅、即ちゲート電極２１ｇによって２ＤＥＧの濃度が制御される領域の幅は、１００μｍ〜４０００μｍ程度（例えば３００μｍ）である。
【００４８】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４９】
第２の実施形態では、孔１６の内面に沿ってＴａ2Ｏ5膜（タンタル酸化膜）１８が形成されている。Ｔａ2Ｏ5膜１８の厚さは、２ｎｍ〜４０ｎｍ程度（例えば１０ｎｍ）である。Ｔａ2Ｏ5膜１８は、更にＳｉＮ膜１４及びＳｉＮ膜１７の間にも介在している。
【００５０】
即ち、第１の実施形態のゲートがショットキーゲート構造であるのに対し、第２の実施形態のゲートは絶縁ゲート構造となっている。他の構成は第１の実施形態と同様である。
【００５１】
このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、絶縁ゲート構造が採用されているため、順方向におけるゲートリークが皆無となる。従って、ゲート電圧を５Ｖ以上とすることも可能となり、最大電流を増加させることができ、電力デバイスにより好適なものとなる。
【００５２】
実際に、本願発明者が第１の実施形態と同様のシミュレーションによる検証を行ったところ、下記表２に示す結果が得られた。
【００５３】
【表２】
【００５４】
表２に示すように、最大電流が第１の実施形態と比較して３０％以上高くすることができる。また、スイッチング時間をより短縮することもできる。
【００５５】
なお、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する際には、第１の実施形態における孔１６の形成の後に、Ｔａ2Ｏ5膜１８を、例えば原子層堆積（ＡＬＤ）法により３００℃程度で形成すればよい。そして、Ｔａ2Ｏ5膜１８の形成後に、６００℃程度でアニールを１分施すことにより、内部の水素が脱離して内部の電子トラップ密度が減少し、Ｔａ2Ｏ5膜１８の質が向上する。
【００５６】
また、絶縁ゲート構造に用いられる絶縁膜の材料は特に限定されないが、その誘電率は、例えば１０以上であることが好ましく、ＨｆＯ2系絶縁膜、Ａｌ2Ｏ3系絶縁膜等が良好な性能を示す。また、オキシナイトライド膜としてＨｆＯＮ膜も使用可能である。この場合はＮの原料としてＮＨ3又はＮ2プラズマを用いたＡＬＤ法で成膜を行えばよい。
【００５７】
（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００５８】
第３の実施形態では、第２の実施形態におけるｎ−ＡｌＧａＮ層４に代えて、Ａｌ及びＧａの濃度が深さ方向で変化するｎ−ＡｌＧａＮ層３１が設けられている。ｎ−ＡｌＧａＮ層３１内では、ｎ−ＧａＮ基板１に近い領域ほどＡｌ濃度が高く、Ｇａ濃度が低くなっている。例えば、ｎ−ＡｌＧａＮ層３１のｎ−ＧａＮ基板１との界面近傍では、Ａｌ濃度及びＧａ濃度が５０％であり、ｉ−ＧａＮ層５との界面近傍では、Ａｌ濃度が５％、Ｇａ濃度が９５％である。ここでいう、Ａｌ濃度及びＧａ濃度は、Ａｌ及びＧａの総量に対するＡｌ、Ｇａの割合である。
【００５９】
他の構成は第２の実施形態と同様である。
【００６０】
このような第３の実施形態によっても第２の実施形態と同様の効果が得られる。また、ｎ−ＡｌＧａＮ層３１のｉ−ＧａＮ層５との界面近傍におけるＡｌ濃度が低く、ｉ−ＧａＮ層２のこのＡｌ濃度が低い部分との界面には、２ＤＥＧがほとんど存在しない。このため、ノーマリーオフ動作がより確実となると共に、閾値電圧を高めることができる。
【００６１】
実際に、本願発明者が第１の実施形態と同様のシミュレーションによる検証を行ったところ、下記表３に示す結果が得られた。
【００６２】
【表３】
【００６３】
表３に示すように、＋２Ｖの閾値電圧が得られる。また、スイッチング時間をより短縮することもできる。
【００６４】
なお、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する際には、第２の実施形態におけるｎ−ＡｌＧａＮ層４の形成に代えて、原料ガスの流量を調整しながら、即ちＡｌ濃度を減少させ、Ｇｅ濃度を上昇させながら、ｎ−ＡｌＧａＮ層３１を形成すればよい。
【００６５】
なお、第１の実施形態と同様のショットキーゲート構造が採用されていてもよい。
【００６６】
（第４の実施形態）
次に、第４の実施形態について説明する。図６は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００６７】
第４の実施形態では、ｎ型のｎ−ＧａＮ基板１上に、第１の実施形態と同様に、ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４が横方向に交互に配置されている。ｉ−ＧａＮ層２には、その界面から途中深さまで延びる素子分離領域１１が形成されている。ｉ−ＧａＮ層２上に、ソース電極２１ｓが形成されている。ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４上に、ソース電極２１ｓを覆うＳｉＮ膜１４が形成されている。また、ｎ−ＡｌＧａＮ層４には、その表面から途中深さまで延びる孔１６が形成されている。そして、この孔１６内に孔１６の上方まで延びるゲート電極２１ｇが形成されている。更に、ＳｉＮ膜１４上に、ゲート電極２１ｇを覆うＳｉＮ膜１７が形成されている。ＳｉＮ膜１７及びＳｉＮ膜１４には、ソース電極２１ｓの一部を露出する開口部１７ｓが形成され、ＳｉＮ膜１７には、ゲート電極２１ｇの一部を露出する開口部１７ｇが形成されている。
【００６８】
また、ｎ−ＧａＮ基板１の裏面にドレイン電極２１ｄが一面にわたって形成されている。
【００６９】
このような第４の実施形態では、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層２のｎ−ＡｌＧａＮ層４との界面近傍にも電子が誘起される。この結果、縦方向に広がる２ＤＥＧが現れる。その一方で、第１〜第３の実施形態と異なり、横方向に広がる２ＤＥＧは現れない。即ち、電流の経路が簡素化されている。このため、第１〜第３の実施形態よりもオン抵抗が低くなる。
【００７０】
実際に、本願発明者が第１の実施形態と同様のシミュレーションによる検証を行ったところ、下記表４に示す結果が得られた。
【００７１】
【表４】
【００７２】
表４に示すように、オン抵抗が著しく低く、最大電流が極めて高い。また、スイッチング時間をより短縮することもできる。
【００７３】
なお、第４の実施形態において、第２、第３の実施形態のように、絶縁ゲート構造を採用してもよい。また、第３の実施形態のように、ｎ−ＡｌＧａＮ層４に代えて、Ａｌ及びＧａの濃度が変化するｎ−ＡｌＧａＮ層３１を用いてもよい。
【００７４】
次に、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図７Ａ乃至図７Ｃは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００７５】
第４の実施形態では、先ず、図７Ａに示すように、第１の実施形態と同様に、ｎ−ＧａＮ基板１上にｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４を形成する。次いで、ｉ−ＧａＮ層２内に素子分離領域１１を形成する。
【００７６】
その後、図７Ｂに示すように、ｉ−ＧａＮ層２及び素子分離領域１１上にソース電極２１ｓを形成する。
【００７７】
続いて、図７Ｃに示すように、ＳｉＮ膜１４を形成する。次いで、ＳｉＮ膜１４のｎ−ＡｌＧａＮ層４の上方に開口部１４ａを形成し、孔１６をｎ−ＡｌＧａＮ層４に形成する。そして、孔１６内にゲート電極２１ｇを形成する。
【００７８】
その後、第１の実施形態と同様にして、ＳｉＮ膜１７の形成等を行う。
【００７９】
このような製造方法により、図６に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００８０】
なお、いずれの実施形態においても、基板及び各層の材料、厚さ及び不純物濃度等は特に限定されない。例えば、ｎ−ＧａＮ基板１に代えて、導電性シリコン基板、サファイア基板、導電性ＳｉＣ基板等を用いてもよい。但し、基板の表面は、電子走行層の電子供給層との界面近傍に生じる２ＤＥＧの少なくとも一部が基板の表面に平行な面から傾斜した面内で広がり得るものとする。例えば、上記のａ面、ｍ面又はｒ面のｎ−ＧａＮ基板、サファイア基板が挙げられる。従って、電子供給層の一部と電子走行層の一部とが基板の表面に平行な面から傾斜した面を境に接していれば、この面が基板の表面に垂直である必要はなく、２ＤＥＧが基板の表面に垂直に広がっている必要もない。また、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板も挙げられる。サファイア基板の場合には、例えばサファイア基板を研磨等で全て剥離してドレイン電極をＧａＮ結晶層に直接形成することにより、上記の本実施形態と同様の効果を得ることができる。他の基板を用いる場合も、基板を全て剥離してもよい。
【００８１】
また、電子走行層、電子供給層等の材料として、他の化合物半導体を用いてもよいが、特に窒化物半導体が好ましい。例えば、横方向電子供給層として機能するｎ−ＡｌＧａＮ層６、並びに縦方向電子供給層及び電子ブロック層として機能するｎ−ＡｌＧａＮ層４に代えて、ＡｌＧａＩｎＮ層又はＩｎＡｌＮ層を用いてもよい。この場合、Ｉｎの組成比によってこれらの層のバンドギャップを調整することが可能となり、ＨＥＭＴのしきい値を変化させることができる。また、Ａｌ濃度を第３の実施形態のように、変化させてもよい。
【００８２】
また、ゲート電極２１ｇ、ソース電極２１ｓ及びドレイン電極２１ｄの構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極２１ｓ及びドレイン電極２１ｄの形成後の熱処理を省略してもよい。また、ゲート電極２１ｇに対して熱処理を行ってもよい。
【００８３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８４】
（付記１）
基板と、
前記基板の上方に形成された電子供給層及び電子走行層と、
前記電子供給層及び前記電子走行層の上方に形成されたソース電極及びゲート電極と、
前記基板の裏面に形成されたドレイン電極と、
を有し、
前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接していることを特徴とする化合物半導体装置。
【００８５】
（付記２）
前記基板は、表面がｍ面、ａ面又はｒ面の導電性ＧａＮ基板、導電性ＳｉＣ又はサファイア基板であることを特徴とする付記１に記載の化合物半導体装置。
【００８６】
（付記３）
前記基板は、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板であることを特徴とする付記１に記載の化合物半導体装置。
【００８７】
（付記４）
前記電子走行層の前記電子供給層と接する部分に２次元電子ガス層が存在し、
前記２次元電子ガス層は、前記基板に、前記基板の表面に平行な面から傾斜して接していることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００８８】
（付記５）
前記電子供給層及び電子走行層の上方に形成され、そのバンドギャップが前記電子供給層及び電子走行層の各バンドギャップの狭い方と同一か、又はそれよりも狭い第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、そのバンドギャップが前記第１の化合物半導体層のバンドギャップよりも広い第２の化合物半導体層と、
を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００８９】
（付記６）
前記電子供給層はＡｌ及びＮを含み、更にＧａ又はＩｎの少なくとも一方を更に含むことを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００９０】
（付記７）
前記ゲート電極は、前記電子走行層に埋め込まれていることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００９１】
（付記８）
基板の上方に、電子供給層及び電子走行層を、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接するように形成する工程と、
前記電子供給層及び前記電子走行層の上方にソース電極及びゲート電極を形成する工程と、
前記基板の裏面にドレイン電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００９２】
（付記９）
前記基板として、表面がｍ面、ａ面又はｒ面の導電性ＧａＮ基板、導電性ＳｉＣ又はサファイア基板を用いることを特徴とする付記８に記載の化合物半導体装置の製造方法。
【００９３】
（付記１０）
前記基板として、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板を用いることを特徴とする付記８に記載の化合物半導体装置の製造方法。
【符号の説明】
【００９４】
１：ｎ−ＧａＮ基板
２：ｉ−ＧａＮ層
４：ｎ−ＡｌＧａＮ層
５：ｉ−ＧａＮ層
６：ｎ−ＡｌＧａＮ層
７：ｎ−ＧａＮ層
１８：Ｔａ2Ｏ5膜
２１ｄ：ドレイン電極
２１ｇ：ゲート電極
２１ｓ：ソース電極
３１：ｎ−ＡｌＧａＮ層
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、サファイア、ＳｉＣ、ＧａＮ又はＳｉ等からなる基板上にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶに比べて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されている。
【０００３】
このような化合物半導体装置として、高周波増幅器に適した高電子移動度トランジスタ（ＨＥＭＴ）、及び、インバータスイッチ等の電力デバイスに適したＧａＮ系ＨＥＭＴが挙げられる。また、ＧａＮ系ＨＥＭＴの構造としては、ソース電極とドレイン電極とが基板の表面に平行に配置された横型構造、及びソース電極とドレイン電極とが基板を間に挟んで配置された縦型構造が挙げられる。縦型構造は、横型構造と比較して、チップ面積を小さくすることができ、また、コストを抑制することができる。
【０００４】
図１は、従来の縦型構造のＧａＮ系ＨＥＭＴを示す断面図である。従来の縦型構造のＧａＮ系ＨＥＭＴでは、ｎ型のｎ−ＧａＮ基板１０１の裏面にドレイン電極１２１ｄが形成されている。また、ｎ−ＧａＮ基板１０１上には、ｎ型のｎ−ＧａＮ層１０２が縦方向電子走行層として形成されている。ｎ−ＧａＮ層１０２内には、電流が流れる部分を制限する電流狭窄層としてＡｌＮ層１０３が設けられている。ｎ−ＧａＮ層１０２上には、横方向電流供給層としてｎ型のｎ−ＡｌＧａＮ層１０６が形成されている。そして、ｎ−ＡｌＧａＮ層１０６上には、ＡｌＮ層１０３の上方にソース電極１２１ｓが形成され、ＡｌＮ層１０３の開口部の上方にゲート電極１２１ｇが形成されている。ソース電極１２１ｓとゲート電極１２１ｇとの間には、ＳｉＮ膜１１４が形成されている。
【０００５】
このように構成された従来の縦型構造のＧａＮ系ＨＥＭＴでは、ｎ−ＧａＮ層１０２の表層部に２次元電子ガス層（２ＤＥＧ）が生じ、この２ＤＥＧを介してソース電極１２１ｓとドレイン電極１２１ｄとの間に電流が流れる。
【０００６】
しかしながら、従来の縦型構造のＧａＮ系ＨＥＭＴでは、オン抵抗が高く、オン時の発熱に伴う電気エネルギの損失が大きいという問題点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、縦型構造のＨＥＭＴにおけるオン抵抗を低減することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様には、基板と、前記基板の上方に形成された電子供給層及び電子走行層と、前記電子供給層及び前記電子走行層の上方に形成されたソース電極及びゲート電極と、前記基板の裏面に形成されたドレイン電極と、が設けられている。そして、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接している。
【００１０】
化合物半導体装置の製造方法の一態様では、基板の上方に、電子供給層及び電子走行層を、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接するように形成し、前記電子供給層及び前記電子走行層の上方にソース電極及びゲート電極を形成する。また、前記基板の裏面にドレイン電極を形成する。
【発明の効果】
【００１１】
上記の化合物半導体装置等によれば、基板の表面に平行な面から傾斜した面内でも２ＤＥＧが生じるため、基板の表面に垂直な方向におけるオン抵抗を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】従来の縦型構造のＧａＮ系ＨＥＭＴを示す断面図である。
【図２】第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図３Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｂ】図３Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｄ】図３Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｅ】図３Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｆ】図３Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｇ】図３Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｈ】図３Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｉ】図３Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｊ】図３Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｋ】図３Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｌ】図３Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｍ】図３Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｎ】図３Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図３Ｏ】図３Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図５】第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図６】第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【図７Ａ】第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図７Ｂ】図７Ａに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【図７Ｃ】図７Ｂに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１５】
第１の実施形態では、ｎ型のｎ−ＧａＮ基板１上に、厚さが０．２μｍ〜１０μｍ程度（例えば１μｍ）のノンドープのｉ−ＧａＮ層２及びｎ型のｎ−ＡｌＧａＮ層４が横方向に交互に配置されている。ｉ−ＧａＮ層２は縦方向電子走行層として機能し、ｎ−ＡｌＧａＮ層４は縦方向電子供給層及び電子ブロック層として機能する。ｎ−ＧａＮ基板１の表面に垂直な方向は、ＧａＮ結晶のｃ軸方向から傾斜している。ｎ−ＧａＮ基板１の表面は、例えばａ面、ｍ面又はｒ面である。ｎ−ＡｌＧａＮ層４の組成は、例えばＡｌ0.25Ｇａ0.75Ｎで表わされる。また、ｎ−ＡｌＧａＮ層４には、例えばＳｉが５×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば４×１０18ｃｍ-3）ドーピングされている。ｎ−ＡｌＧａＮ層４の電子親和力は、ｉ−ＧａＮ層２の電子親和力よりも小さい。
【００１６】
ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４上に、厚さが０．０１μｍ〜１μｍ程度（例えば０．１μｍ）のノンドープのi−ＧａＮ層５が横方向電子走行層として形成されている。ｉ−ＧａＮ層５上に、厚さが５ｎｍ〜３０ｎｍ程度（例えば１０ｎｍ）のｎ型のｎ−ＡｌＧａＮ層６が横方向電子供給層として形成されている。ｎ−ＡｌＧａＮ層６の組成は、例えばＡｌ0.25Ｇａ0.75Ｎで表わされる。また、ｎ−ＡｌＧａＮ層６には、例えばＳｉが５×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば４×１０18ｃｍ-3）ドーピングされている。ｎ−ＡｌＧａＮ層６の電子親和力は、ｉ−ＧａＮ層５の電子親和力よりも小さい。ｎ−ＡｌＧａＮ層６上に、厚さが２ｎｍ〜１０ｎｍ程度（例えば７ｎｍ）のｎ型のｎ−ＧａＮ層７が保護層として形成されている。ｎ−ＧａＮ層７には、例えばＳｉが５×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。例えば、ｉ−ＧａＮ層５及びｉ−ＧａＮ層２のバンドギャップは、ｎ−ＡｌＧａＮ層４のバンドギャップよりも狭く、また、ｎ−ＡｌＧａＮ層６のバンドギャップは、ｉ−ＧａＮ層５のバンドギャップよりも広い。
【００１７】
ｎ−ＧａＮ層７のｎ−ＡｌＧａＮ層４の上方に位置する部分には、ソース電極用の開口部７ａが形成されており、この開口部７ａ内に開口部７ａの上方まで延びるソース電極２１ｓが形成されている。また、ｎ−ＡｌＧａＮ層６、ｉ−ＧａＮ層５及びｎ−ＡｌＧａＮ層４には、ｎ−ＡｌＧａＮ層６のソース電極２１ｓとの界面からｎ−ＡｌＧａＮ層４の途中深さまで延びる素子分離領域１１が形成されている。
【００１８】
ｎ−ＧａＮ層７上に、ソース電極２１ｓを覆うＳｉＮ膜（シリコン窒化膜）１４が形成されている。ＳｉＮ膜１４の厚さは１０ｎｍ〜１００ｎｍ程度（例えば４０ｎｍ）である。
【００１９】
ＳｉＮ膜１４、ｎ−ＧａＮ層７、ｎ−ＡｌＧａＮ層６、ｉ−ＧａＮ層５及びｉ−ＧａＮ層２には、ＳｉＮ膜１４の表面からｉ−ＧａＮ層２の途中深さまで延びる孔１６が形成されている。そして、この孔１６内に孔１６の上方まで延びるゲート電極２１ｇが形成されている。
【００２０】
ＳｉＮ膜１４上に、ゲート電極２１ｇを覆うＳｉＮ膜１７が形成されている。ＳｉＮ膜１７の厚さは２０ｎｍ〜１０００ｎｍ程度（例えば４００ｎｍ）である。ＳｉＮ膜１７及びＳｉＮ膜１４には、ソース電極２１ｓの一部を露出する開口部１７ｓが形成され、ＳｉＮ膜１７には、ゲート電極２１ｇの一部を露出する開口部１７ｇが形成されている。
【００２１】
また、ｎ−ＧａＮ基板１の裏面にドレイン電極２１ｄが一面にわたって形成されている。
【００２２】
このような第１の実施形態では、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層５のｎ−ＡｌＧａＮ層６との界面近傍に電子が誘起される。この結果、横方向（ｎ−ＧａＮ基板１の表面に平行な方向）に広がる２次元電子ガス層（２ＤＥＧ）が現れる。また、同様のピエゾ効果により、ｉ−ＧａＮ層２のｎ−ＡｌＧａＮ層４との界面近傍にも電子が誘起される。この結果、縦方向（ｎ−ＧａＮ基板１の表面に垂直な方向）に広がる２ＤＥＧが現れる。そして、この縦方向に広がる２ＤＥＧは、ｎ−ＧａＮ基板１に、その表面から傾斜して（直交して）接している。
【００２３】
従来の縦型構造のＧａＮ系ＨＥＭＴでは、ｎ型のＧａＮ層が縦方向の電子供給層として機能しているため、電子の移動度が１００ｃｍ2／Ｖ・ｓ程度と低く、オン抵抗が高くなっている。これに対し、本実施形態では、縦方向に広がる２ＤＥＧが存在するため、電子の移動度を向上させることができる。
【００２４】
また、ゲート電極２１ｇが、ｉ−ＧａＮ層２とｎ−ＡｌＧａＮ層４との界面の側方にも存在するため、オフ時においては、ｉ−ＧａＮ層２とｎ−ＡｌＧａＮ層４との界面近傍であっても、ゲート電極２１ｇの側方では２ＤＥＧは存在しにくい。このため、オフ時のドレインリーク電流が抑制される。
【００２５】
実際に、本願発明者がシミュレーションによる検証を行ったところ、下記表１に示す結果が得られた。この検証では、比較のために図１に示す従来のＧａＮ系ＨＥＭＴについてのシミュレーションも行った。なお、スイッチング時間のシミュレーションでは、全ゲート幅を４０ｍｍとし、ドレイン電極に１００Ｖを印加した状態で、ゲート電極の電圧を制御してオフからオンに変化させた場合の応答時間を検証した。
【００２６】
【表１】
【００２７】
第１の実施形態によれば１０００ｃｍ2／Ｖ・ｓ程度（従来の１０倍）の電子移動度が得られるため、表１に示すように、オン抵抗を著しく低減することができる。また、スイッチング時間を短縮することもできる。スイッチング時間の短縮により、スイッチング回路に用いた場合の動作効率を向上させることが可能となり、また、コイル等の周辺回路を小型することが可能となる
【００２８】
なお、第１の実施形態の動作の制御に当たっては、例えば、ソース電極２１ｓは接地しておく。そして、オフ時にはドレイン電極２１ｄに３００Ｖを印加し、ゲート電極２１ｇに０Ｖ又は負の電圧を印加する。一方、オン時にはゲート電極２１ｇ及びドレイン電極２１ｄに正の電圧を印加する。
【００２９】
なお、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。後述する第２〜第４の実施形態においても同様である。
【００３０】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図３Ａ乃至図３Ｏは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００３１】
第１の実施形態では、先ず、図３Ａに示すように、ｎ−ＧａＮ基板１上にｉ−ＧａＮ層２を、例えば有機金属気相エピタキシ（ＭＯＶＰＥ）法により形成する。例えば、Ｇａ原料としてトリメチルガリウム、Ｎ原料としてアンモニアを用いる。また、圧力は１００Ｔｏｒｒとし、成長温度は１０５０℃とする。
【００３２】
次いで、図３Ｂに示すように、ｉ−ＧａＮ層２上にＳｉＯ2膜３を、例えば熱化学気相堆積（ＣＶＤ）法により形成する。その後、ＳｉＯ2膜３上にレジスト膜を形成し、このレジスト膜に露光及び現像を行って、ｎ−ＡｌＧａＮ層４に対応する部分を開口する開口部５１ａを備えたレジストパターン５１を形成する。
【００３３】
続いて、図３Ｃに示すように、レジストパターン５１をマスクとして用いて、ＳｉＯ2膜３のウェットエッチング、及びｉ−ＧａＮ層２のドライエッチングを行うことにより、ｎ−ＧａＮ基板１を露出させる。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。そして、レジストパターン５１を除去する。
【００３４】
次いで、図３Ｄに示すように、ｉ−ＧａＮ層２の開口部内にｎ−ＡｌＧａＮ層４をｉ−ＧａＮ層２と同程度の高さになるまで、例えばＭＯＶＰＥ法により形成する。このとき、ＳｉＯ2膜３がｎ−ＡｌＧａＮ層４のｉ−ＧａＮ層２上での成長を抑制するマスクとして機能する。例えば、Ｇａ原料としてトリメチルガリウム、Ｎ原料としてアンモニア、Ａｌ原料としてトリメチルアルミニウムを使用する。そして、ＳｉＯ2膜３を除去する。
【００３５】
その後、図３Ｅに示すように、ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４上にｉ−ＧａＮ層５、ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７をこの順で形成する。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７に不純物として含まれるＳｉの原料としては、例えばシランを使用することができる。
【００３６】
続いて、ｎ−ＧａＮ層７上にレジスト膜を形成し、このレジスト膜に対して露光及び現像を行うことにより素子分離形成用のレジストパターンを形成し、このレジストパターンをマスクとしてＡｒをイオン注入する。この結果、図３Ｆに示すように、素子分離領域１１が形成される。そして、レジストパターンを除去する。
【００３７】
次いで、ｎ−ＧａＮ層７上に新たにレジスト膜を形成し、このレジスト膜に対して露光及び現像を行うことによりソース電極形成用のレジストパターンを形成し、このレジストパターンをマスクとしてｎ−ＧａＮ層７をドライエッチングする。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。この結果、図３Ｇに示すように、開口部７ａが形成される。なお、開口部７ａの深さに関し、ｎ−ＧａＮ層７の一部を残してもよく、また、ｎ−ＡｌＧａＮ層６の一部を除去してもよい。つまり、開口部７ａの深さがｎ−ＧａＮ層７の厚さと一致している必要はない。そして、レジストパターンを除去する。
【００３８】
その後、図３Ｈに示すように、開口部７ａ内に、リフトオフ法によりＴａ膜２１ａ、Ａｌ膜２１ｂ及びＴａ膜２１ｃをこの順で形成する。即ち、新たなレジストパターンを形成し、Ｔａ、Ａｌ及びＴａの蒸着を行い、その後、レジストパターン上に付着したＴａ、Ａｌ及びＴａをレジストパターンごと除去する。Ｔａ膜、Ａｌ膜、Ｔａ膜の厚さは、例えば、下から順に１０ｎｍ程度、２８０ｎｍ程度、１０ｎｍ程度とする。
【００３９】
続いて、ラピッドサーマルアニール（ＲＴＡ）装置を用いて、窒素雰囲気の下で、４００℃〜１０００℃、例えば５５０℃で１分間の熱処理を行う。この熱処理により、Ｔａ膜２１ａとＡｌ膜２１ｂとの界面、及びＡｌ膜２１ｂとＴａ膜２１ｃとの界面にＴａＡｌ3が生成し、図３Ｉに示すように、ソース電極２１ｓが形成される。また、この熱処理の結果、オーミック特性が確立する。
【００４０】
次いで、図３Ｊに示すように、プラズマ化学気相成長（ＰＥ−ＣＶＤ）法により、全面にＳｉＮ膜１４を形成する。その後、ＳｉＮ膜１４上にレジスト膜を形成し、このレジスト膜に対して露光及び現像を行うことによりゲート電極形成用の開口部１５ａを備えたレジストパターン１５を形成する。
【００４１】
続いて、図３Ｋに示すように、レジストパターン１５をマスクとしてＳｉＮ膜１４をドライエッチングする。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。
【００４２】
更に、図３Ｌに示すように、レジストパターン１５をマスクとしてｎ−ＧａＮ層７、ｎ−ＡｌＧａＮ層６、ｉ−ＧａＮ層５及びｉ−ＧａＮ層２をドライエッチングする。このドライエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。また、このドライエッチングの量は、例えば、深さ０．１５μｍ程度分とする。この結果、ｉ−ＧａＮ層２の途中深さまで延びる孔１６が形成される。
【００４３】
次いで、図３Ｍに示すように、レジストパターン１５を除去する。その後、孔１６内に、リフトオフ法によりゲート電極２１ｇを形成する。ゲート電極２１ｇの形成では、ゲート電極２１ｇを形成する領域を開口するレジストパターン、例えば２層レジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。Ｎｉ膜、Ａｕ膜の厚さは、例えば、夫々１０ｎｍ程度、２００ｎｍ程度とする。
【００４４】
続いて、図３Ｎに示すように、全面にＳｉＮ膜１７を、例えばプラズマＣＶＤ法により形成する。次いで、ＳｉＮ膜１７及びＳｉＮ膜１４にソース電極２１ｓの一部を露出する開口部１７ｓを形成し、ＳｉＮ膜１７にゲート電極２１ｇの一部を露出する開口部１７ｇを形成する。
【００４５】
その後、図３Ｏに示すように、ｎ−ＧａＮ基板１の裏面を研磨して、ｎ−ＧａＮ基板１の厚さを１００μｍ程度とする。このとき、ｎ−ＧａＮ基板１を全て取り除いてもよい。ｎ−ＧａＮ基板１を電子が走行するとオン抵抗が上昇するためである。続いて、ｎ−ＧａＮ基板１の裏面上にドレイン電極２１ｄを形成する。ドレイン電極２１ｄの形成では、ｎ−ＧａＮ基板１の裏面上にＴａ膜、Ａｌ膜及びＴａ膜をこの順で形成する。また、これらの厚さは、例えば、ｎ−ＧａＮ基板１側から順に１０ｎｍ程度、２８０ｎｍ程度、１０ｎｍ程度とする。続いて、ＲＴＡ装置を用いて、窒素雰囲気の下で、４００℃〜１０００℃、例えば５５０℃で１分間の熱処理を行う。この熱処理により、ドレイン電極２１ｄが形成される。また、この熱処理の結果、オーミック特性が確立する。
【００４６】
このような製造方法により、図２に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４７】
なお、ゲート電極２１ｇのゲート長、即ち２つのソース電極２１ｓを結ぶ方向の長さは、０．２μｍ〜２μｍ程度（例えば０．５μｍ）である。また、ユニットゲート幅、即ちゲート電極２１ｇによって２ＤＥＧの濃度が制御される領域の幅は、１００μｍ〜４０００μｍ程度（例えば３００μｍ）である。
【００４８】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４９】
第２の実施形態では、孔１６の内面に沿ってＴａ2Ｏ5膜（タンタル酸化膜）１８が形成されている。Ｔａ2Ｏ5膜１８の厚さは、２ｎｍ〜４０ｎｍ程度（例えば１０ｎｍ）である。Ｔａ2Ｏ5膜１８は、更にＳｉＮ膜１４及びＳｉＮ膜１７の間にも介在している。
【００５０】
即ち、第１の実施形態のゲートがショットキーゲート構造であるのに対し、第２の実施形態のゲートは絶縁ゲート構造となっている。他の構成は第１の実施形態と同様である。
【００５１】
このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、絶縁ゲート構造が採用されているため、順方向におけるゲートリークが皆無となる。従って、ゲート電圧を５Ｖ以上とすることも可能となり、最大電流を増加させることができ、電力デバイスにより好適なものとなる。
【００５２】
実際に、本願発明者が第１の実施形態と同様のシミュレーションによる検証を行ったところ、下記表２に示す結果が得られた。
【００５３】
【表２】
【００５４】
表２に示すように、最大電流が第１の実施形態と比較して３０％以上高くすることができる。また、スイッチング時間をより短縮することもできる。
【００５５】
なお、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する際には、第１の実施形態における孔１６の形成の後に、Ｔａ2Ｏ5膜１８を、例えば原子層堆積（ＡＬＤ）法により３００℃程度で形成すればよい。そして、Ｔａ2Ｏ5膜１８の形成後に、６００℃程度でアニールを１分施すことにより、内部の水素が脱離して内部の電子トラップ密度が減少し、Ｔａ2Ｏ5膜１８の質が向上する。
【００５６】
また、絶縁ゲート構造に用いられる絶縁膜の材料は特に限定されないが、その誘電率は、例えば１０以上であることが好ましく、ＨｆＯ2系絶縁膜、Ａｌ2Ｏ3系絶縁膜等が良好な性能を示す。また、オキシナイトライド膜としてＨｆＯＮ膜も使用可能である。この場合はＮの原料としてＮＨ3又はＮ2プラズマを用いたＡＬＤ法で成膜を行えばよい。
【００５７】
（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００５８】
第３の実施形態では、第２の実施形態におけるｎ−ＡｌＧａＮ層４に代えて、Ａｌ及びＧａの濃度が深さ方向で変化するｎ−ＡｌＧａＮ層３１が設けられている。ｎ−ＡｌＧａＮ層３１内では、ｎ−ＧａＮ基板１に近い領域ほどＡｌ濃度が高く、Ｇａ濃度が低くなっている。例えば、ｎ−ＡｌＧａＮ層３１のｎ−ＧａＮ基板１との界面近傍では、Ａｌ濃度及びＧａ濃度が５０％であり、ｉ−ＧａＮ層５との界面近傍では、Ａｌ濃度が５％、Ｇａ濃度が９５％である。ここでいう、Ａｌ濃度及びＧａ濃度は、Ａｌ及びＧａの総量に対するＡｌ、Ｇａの割合である。
【００５９】
他の構成は第２の実施形態と同様である。
【００６０】
このような第３の実施形態によっても第２の実施形態と同様の効果が得られる。また、ｎ−ＡｌＧａＮ層３１のｉ−ＧａＮ層５との界面近傍におけるＡｌ濃度が低く、ｉ−ＧａＮ層２のこのＡｌ濃度が低い部分との界面には、２ＤＥＧがほとんど存在しない。このため、ノーマリーオフ動作がより確実となると共に、閾値電圧を高めることができる。
【００６１】
実際に、本願発明者が第１の実施形態と同様のシミュレーションによる検証を行ったところ、下記表３に示す結果が得られた。
【００６２】
【表３】
【００６３】
表３に示すように、＋２Ｖの閾値電圧が得られる。また、スイッチング時間をより短縮することもできる。
【００６４】
なお、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する際には、第２の実施形態におけるｎ−ＡｌＧａＮ層４の形成に代えて、原料ガスの流量を調整しながら、即ちＡｌ濃度を減少させ、Ｇｅ濃度を上昇させながら、ｎ−ＡｌＧａＮ層３１を形成すればよい。
【００６５】
なお、第１の実施形態と同様のショットキーゲート構造が採用されていてもよい。
【００６６】
（第４の実施形態）
次に、第４の実施形態について説明する。図６は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００６７】
第４の実施形態では、ｎ型のｎ−ＧａＮ基板１上に、第１の実施形態と同様に、ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４が横方向に交互に配置されている。ｉ−ＧａＮ層２には、その界面から途中深さまで延びる素子分離領域１１が形成されている。ｉ−ＧａＮ層２上に、ソース電極２１ｓが形成されている。ｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４上に、ソース電極２１ｓを覆うＳｉＮ膜１４が形成されている。また、ｎ−ＡｌＧａＮ層４には、その表面から途中深さまで延びる孔１６が形成されている。そして、この孔１６内に孔１６の上方まで延びるゲート電極２１ｇが形成されている。更に、ＳｉＮ膜１４上に、ゲート電極２１ｇを覆うＳｉＮ膜１７が形成されている。ＳｉＮ膜１７及びＳｉＮ膜１４には、ソース電極２１ｓの一部を露出する開口部１７ｓが形成され、ＳｉＮ膜１７には、ゲート電極２１ｇの一部を露出する開口部１７ｇが形成されている。
【００６８】
また、ｎ−ＧａＮ基板１の裏面にドレイン電極２１ｄが一面にわたって形成されている。
【００６９】
このような第４の実施形態では、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層２のｎ−ＡｌＧａＮ層４との界面近傍にも電子が誘起される。この結果、縦方向に広がる２ＤＥＧが現れる。その一方で、第１〜第３の実施形態と異なり、横方向に広がる２ＤＥＧは現れない。即ち、電流の経路が簡素化されている。このため、第１〜第３の実施形態よりもオン抵抗が低くなる。
【００７０】
実際に、本願発明者が第１の実施形態と同様のシミュレーションによる検証を行ったところ、下記表４に示す結果が得られた。
【００７１】
【表４】
【００７２】
表４に示すように、オン抵抗が著しく低く、最大電流が極めて高い。また、スイッチング時間をより短縮することもできる。
【００７３】
なお、第４の実施形態において、第２、第３の実施形態のように、絶縁ゲート構造を採用してもよい。また、第３の実施形態のように、ｎ−ＡｌＧａＮ層４に代えて、Ａｌ及びＧａの濃度が変化するｎ−ＡｌＧａＮ層３１を用いてもよい。
【００７４】
次に、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図７Ａ乃至図７Ｃは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００７５】
第４の実施形態では、先ず、図７Ａに示すように、第１の実施形態と同様に、ｎ−ＧａＮ基板１上にｉ−ＧａＮ層２及びｎ−ＡｌＧａＮ層４を形成する。次いで、ｉ−ＧａＮ層２内に素子分離領域１１を形成する。
【００７６】
その後、図７Ｂに示すように、ｉ−ＧａＮ層２及び素子分離領域１１上にソース電極２１ｓを形成する。
【００７７】
続いて、図７Ｃに示すように、ＳｉＮ膜１４を形成する。次いで、ＳｉＮ膜１４のｎ−ＡｌＧａＮ層４の上方に開口部１４ａを形成し、孔１６をｎ−ＡｌＧａＮ層４に形成する。そして、孔１６内にゲート電極２１ｇを形成する。
【００７８】
その後、第１の実施形態と同様にして、ＳｉＮ膜１７の形成等を行う。
【００７９】
このような製造方法により、図６に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００８０】
なお、いずれの実施形態においても、基板及び各層の材料、厚さ及び不純物濃度等は特に限定されない。例えば、ｎ−ＧａＮ基板１に代えて、導電性シリコン基板、サファイア基板、導電性ＳｉＣ基板等を用いてもよい。但し、基板の表面は、電子走行層の電子供給層との界面近傍に生じる２ＤＥＧの少なくとも一部が基板の表面に平行な面から傾斜した面内で広がり得るものとする。例えば、上記のａ面、ｍ面又はｒ面のｎ−ＧａＮ基板、サファイア基板が挙げられる。従って、電子供給層の一部と電子走行層の一部とが基板の表面に平行な面から傾斜した面を境に接していれば、この面が基板の表面に垂直である必要はなく、２ＤＥＧが基板の表面に垂直に広がっている必要もない。また、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板も挙げられる。サファイア基板の場合には、例えばサファイア基板を研磨等で全て剥離してドレイン電極をＧａＮ結晶層に直接形成することにより、上記の本実施形態と同様の効果を得ることができる。他の基板を用いる場合も、基板を全て剥離してもよい。
【００８１】
また、電子走行層、電子供給層等の材料として、他の化合物半導体を用いてもよいが、特に窒化物半導体が好ましい。例えば、横方向電子供給層として機能するｎ−ＡｌＧａＮ層６、並びに縦方向電子供給層及び電子ブロック層として機能するｎ−ＡｌＧａＮ層４に代えて、ＡｌＧａＩｎＮ層又はＩｎＡｌＮ層を用いてもよい。この場合、Ｉｎの組成比によってこれらの層のバンドギャップを調整することが可能となり、ＨＥＭＴのしきい値を変化させることができる。また、Ａｌ濃度を第３の実施形態のように、変化させてもよい。
【００８２】
また、ゲート電極２１ｇ、ソース電極２１ｓ及びドレイン電極２１ｄの構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極２１ｓ及びドレイン電極２１ｄの形成後の熱処理を省略してもよい。また、ゲート電極２１ｇに対して熱処理を行ってもよい。
【００８３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８４】
（付記１）
基板と、
前記基板の上方に形成された電子供給層及び電子走行層と、
前記電子供給層及び前記電子走行層の上方に形成されたソース電極及びゲート電極と、
前記基板の裏面に形成されたドレイン電極と、
を有し、
前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接していることを特徴とする化合物半導体装置。
【００８５】
（付記２）
前記基板は、表面がｍ面、ａ面又はｒ面の導電性ＧａＮ基板、導電性ＳｉＣ又はサファイア基板であることを特徴とする付記１に記載の化合物半導体装置。
【００８６】
（付記３）
前記基板は、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板であることを特徴とする付記１に記載の化合物半導体装置。
【００８７】
（付記４）
前記電子走行層の前記電子供給層と接する部分に２次元電子ガス層が存在し、
前記２次元電子ガス層は、前記基板に、前記基板の表面に平行な面から傾斜して接していることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００８８】
（付記５）
前記電子供給層及び電子走行層の上方に形成され、そのバンドギャップが前記電子供給層及び電子走行層の各バンドギャップの狭い方と同一か、又はそれよりも狭い第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、そのバンドギャップが前記第１の化合物半導体層のバンドギャップよりも広い第２の化合物半導体層と、
を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００８９】
（付記６）
前記電子供給層はＡｌ及びＮを含み、更にＧａ又はＩｎの少なくとも一方を更に含むことを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００９０】
（付記７）
前記ゲート電極は、前記電子走行層に埋め込まれていることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００９１】
（付記８）
基板の上方に、電子供給層及び電子走行層を、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接するように形成する工程と、
前記電子供給層及び前記電子走行層の上方にソース電極及びゲート電極を形成する工程と、
前記基板の裏面にドレイン電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００９２】
（付記９）
前記基板として、表面がｍ面、ａ面又はｒ面の導電性ＧａＮ基板、導電性ＳｉＣ又はサファイア基板を用いることを特徴とする付記８に記載の化合物半導体装置の製造方法。
【００９３】
（付記１０）
前記基板として、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板を用いることを特徴とする付記８に記載の化合物半導体装置の製造方法。
【符号の説明】
【００９４】
１：ｎ−ＧａＮ基板
２：ｉ−ＧａＮ層
４：ｎ−ＡｌＧａＮ層
５：ｉ−ＧａＮ層
６：ｎ−ＡｌＧａＮ層
７：ｎ−ＧａＮ層
１８：Ｔａ2Ｏ5膜
２１ｄ：ドレイン電極
２１ｇ：ゲート電極
２１ｓ：ソース電極
３１：ｎ−ＡｌＧａＮ層
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された電子供給層及び電子走行層と、
前記電子供給層及び前記電子走行層の上方に形成されたソース電極及びゲート電極と、
前記基板の裏面に形成されたドレイン電極と、
を有し、
前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接していることを特徴とする化合物半導体装置。
【請求項２】
前記基板は、表面がｍ面、ａ面又はｒ面の導電性ＧａＮ基板、導電性ＳｉＣ又はサファイア基板であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記基板は、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記電子走行層の前記電子供給層と接する部分に２次元電子ガス層が存在し、
前記２次元電子ガス層は、前記基板に、前記基板の表面に平行な面から傾斜して接していることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
基板の上方に、電子供給層及び電子走行層を、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接するように形成する工程と、
前記電子供給層及び前記電子走行層の上方にソース電極及びゲート電極を形成する工程と、
前記基板の裏面にドレイン電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板の上方に形成された電子供給層及び電子走行層と、
前記電子供給層及び前記電子走行層の上方に形成されたソース電極及びゲート電極と、
前記基板の裏面に形成されたドレイン電極と、
を有し、
前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接していることを特徴とする化合物半導体装置。
【請求項２】
前記基板は、表面がｍ面、ａ面又はｒ面の導電性ＧａＮ基板、導電性ＳｉＣ又はサファイア基板であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記基板は、表面のミラー指数が（１００）又は（１１０）の導電性シリコン基板であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記電子走行層の前記電子供給層と接する部分に２次元電子ガス層が存在し、
前記２次元電子ガス層は、前記基板に、前記基板の表面に平行な面から傾斜して接していることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
基板の上方に、電子供給層及び電子走行層を、前記電子供給層の少なくとも一部と前記電子走行層の少なくとも一部とが、前記基板の表面に平行な面から傾斜した面を境にして互いに接するように形成する工程と、
前記電子供給層及び前記電子走行層の上方にソース電極及びゲート電極を形成する工程と、
前記基板の裏面にドレイン電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【公開番号】特開２０１０−２２５９３８（Ｐ２０１０−２２５９３８Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７２８２９（Ｐ２００９−７２８２９）
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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