【課題】製造工程において高温で短時間のアニールを可能にすることにより、イオン注入の工程が不要なＡｌ_ｘＧａ_１−ｘＮ／Ａｌ_ｙＧａ_１−ｙＮヘテロ接合のオーミック電極を備える電子デバイスを提供する。
【解決手段】
電子デバイスは、ワイドバンドギャップ化合物半導体層と、前記ワイドバンドギャップ化合物半導体層上に形成されるオーミック電極とを含む電子デバイスであって、前記ワイドバンドギャップ化合物半導体層は、Ｉｎ_ｉＡｌ_ｊＧａ_ｋＮ（ｉ＋ｊ＋ｋ＝１，０≦ｉ≦１，０＜ｊ≦１，０≦ｋ＜１）からなる化合物半導体バリア層とＡｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）からなる化合物半導体チャネル層からなり、前記オーミック電極は、前記化合物半導体バリア層上に密着層が積層され、前記密着層上にオーミック層が積層されて形成された電極であり、前記密着層はＺｒからなるようにする。 （もっと読む）

【課題】イオン注入したダイヤモンドの高温高圧アニールにより起こるダイヤモンド表面のエッチングを防ぎ、従来の方法では得られない高品質Ｐ型、Ｎ型ダイヤモンド半導体を得るダイヤモンド半導体の作製方法を提供すること。
【解決手段】ダイヤモンド基板５−１１を用意し、そのダイヤモンド基板５−１１上にマイクロ波プラズマＣＶＤ装置を用い、メタンを反応ガスとして基板温度７００℃でダイヤモンド薄膜５−１２を１μｍ積層する。上記ダイヤモンド薄膜５−１２にイオン注入装置を用い、加速電圧６０ｋＶ、ドーズ量１×１０^１４ｃｍ^−２でドーパントを打ち込む。その後、イオン注入ダイヤモンド薄膜５−１３上に保護層（白金）５−１４を形成する。表面に保護層５−１４が形成されたイオン注入ダイヤモンド薄膜５−１３を、超高温高圧焼成炉内に配置し、３．５ＧＰａ以上、６００℃以上の圧力、温度下でアニールする。 （もっと読む）

【課題】最大発振周波数ｆ_ｍａｘを高くしてダイヤモンド電界効果トランジスタの特性を大きく向上させ、かつ電圧降下を小さく抑えることにより実用レベルに到達させること。
【解決手段】「ソース・ゲート電極間隔ｄ_ＳＧ、ゲート・ドレイン電極間隔ｄ_ＧＤを狭くすること」と「ソース電極の厚さｔ_Ｓ、ドレイン電極の厚さｔ_Ｄを厚くすること」とを両立させるために、ソース電極およびドレイン電極を、エッチング溶液を用いてエッチングする層とレジストを用いてリフトオフする層とに分けて形成する。これにより電極の逆メサ部を小さくすることができるため、ソース電極とゲート電極との間隔を小さくして最大発振周波数ｆ_ｍａｘを上げ、かつソース電極およびドレイン電極の厚みを厚くして電圧降下を小さく抑えることができる。 （もっと読む）

【課題】ダイヤモンド薄膜内に存在する結晶欠陥、不純物等を減少させ、高品質なダイヤモンド薄膜を作製可能なダイヤモンド薄膜作製方法を提供すること。
【解決手段】ダイヤモンドが安定な高圧力下でアニールを行う。これにより、結晶中に含まれる格子欠陥等が回復、除去され、ダイヤモンド結晶薄膜を高品質化する事ができる。「（ダイヤモンドが）安定な、安定に」とは、ダイヤモンドがグラファイト化せずにダイヤモンドの状態を保つ状態を指す。ダイヤモンドが安定にアニール出来る領域内でアニールを行う温度（アニール温度、とも呼ぶ）Ｔおよびアニールを行う圧力（アニール圧力、とも呼ぶ）Ｐが決定される。この領域は、図２１に示される、Ｐ＞０．７１＋０．００２７ＴまたはＰ＝０．７１＋０．００２７Ｔを満たし、なおかつＰ≧１．５ＧＰａの領域である。このような領域は、図２１中の斜線部分である。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い装置構成を得る。
【解決手段】ＳｉＣ基板１上の素子分離領域に相当する部位にマスク２を形成し、マスク２を覆うようにＳｉＣ基板１上に緩衝層３を第１の温度で形成し、第１の温度より高い第２の温度で加熱処理して緩衝層３のうちＳｉＣ基板１上の部位を結晶化し、緩衝層３の上方に化合物半導体層１０を形成して、化合物半導体層１０のマスク２の上方に相当する部位を素子分離領域とする。 （もっと読む）

【課題】炭化珪素基板を用いた接合型ＦＥＴにおいて、ゲート・ソース間のｐｎ接合領域において生じるリーク電流を低減する。
【解決手段】炭化珪素基板を用いたトレンチ型接合ＦＥＴにおいて、トレンチ５の側壁および底面に窒素を導入することにより、トレンチ５の表面にｎ型層８およびｎ^＋型層９を形成する。これによりｐ^＋型ゲート領域４とｎ^＋型ソース領域３との接合領域であるｐｎ接合領域はダメージの多いトレンチ５の側壁ではなく半導体基板２１の主面において露出し、また、その露出する領域は狭まるため、ｐｎ接合領域におけるリーク電流を低減することができる。 （もっと読む）

【課題】オン動作時には電子移動の抵抗が低く、かつオフ動作時にはゲート電極と２次元電子ガスとのゲートリーク電流が発生しにくいＩＩＩ族窒化物系へテロ電界効果トランジスタを提供する。
【解決手段】本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタは、基板と、該基板の上に設けられるキャリア走行層と、該キャリア走行層上に、ヘテロ界面を形成するように設けられる障壁層と、該障壁層上の一部からキャリア走行層の内部まで掘り込まれたリセス構造と、該リセス構造上に設けられる絶縁層と、該絶縁層上に設けられるゲート電極とを含み、キャリア走行層および障壁層はいずれも、ＩＩＩ族窒化物半導体からなり、絶縁層は、リセス構造の側面上に形成される側面絶縁層と、リセス構造の底面上に形成される底面絶縁層とからなり、側面絶縁層の厚みは、前記底面絶縁層の厚みよりも厚いことを特徴とする。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】ｎ^-型チャネル層２の表面に直接ｐ⁺型ゲート領域４を形成し、ｐ⁺型ゲート領域４のうちｎ^-型チャネル層２と接する部分と比較して、ｎ^-型チャネル層２から離れた部分が幅広となるようにする。そして、ｐ⁺型ゲート領域４のうち幅広とされた部分がｎ^-型チャネル層２から所定距離離れるようにする。例えば、ｎ^-型チャネル層２に凹部２ａを形成し、この凹部２ａ内にｐ⁺型ゲート領域４を形成する。 （もっと読む）

半導体デバイスを形成する方法であって、この方法は、半導体層を準備するステップと、半導体層上に第１の金属の第１の層を準備するステップとを含む。第１の金属の第１の層上に第２の層を準備することができる。第２の層は、シリコン層及び第２の金属の層を含むことができ、第１の金属及び第２の金属は異なり得る。第１の金属はチタンとすることができ、第２の金属はニッケルとすることができる。関連するデバイス、構造体、及び他の方法もまた説明される。 （もっと読む）

【課題】単一のダイの上にIII−Ｖ族半導体デバイスをIＶ族半導体デバイスと共に集積する、複合デバイスの製造方法を提供する。
【解決手段】IＶ族半導体基板２０２上にIII−Ｖ族半導体本体２７４ａ，２７４ｂを形成するステップと、III−Ｖ族半導体本体にトレンチを形成し、トレンチ内にIＶ族半導体本体２３２を形成するステップとを有する。この方法は、IＶ族半導体本体内に少なくとも1つのIＶ族半導体デバイス２７２を製造するステップと、III−Ｖ族半導体本体内に少なくとも1つのIII−Ｖ族半導体デバイス２７４を製造するステップも含む。III−Ｖ族半導体本体の上面とIＶ族半導体本体の上面とを平坦化して、それぞれの上面をほぼ同一平面にするステップをさらに含む。一実施形態では、トレンチの側壁に隣接する、前記IＶ族半導体本体の欠陥領域に、少なくとも1つの受動デバイスを製造するステップをさらに含む。 （もっと読む）

【課題】 チップ面積を大きくし過ぎることなく、過電圧、過電力が加わっても破壊されない電界効果トランジスタを提供する。
【解決手段】 本発明の電界効果トランジスタは、
半導体層上に、ゲート電極１１０と、ドレイン電極１０９と、ソース電極１０８と、保護ダイオード（保護ダイオード電極）１１１とが配置され、
ドレイン電極１０９が、保護ダイオード１１１の周囲の一部もしくは全部を囲む状態で形成されているか、または、
ドレイン電極１０９は、複数であり、複数のドレイン電極１０９の少なくとも一対のドレイン電極間に、保護ダイオード１１１が配置されるように形成されていることを特徴とする。 （もっと読む）

【課題】ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】本発明のヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、バリア層４０とバリア層４０の上に形成されたキャップ層５０を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極１００と、ゲート電極１００の両側に離間して半導体層上に夫々設けられたソース電極８０及びドレイン電極９０とを備える。キャップ層５０は、少なくとも表面側で、少なくともゲート電極１００のドレイン電極９０側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域６０を備える。 （もっと読む）

【課題】 第１半導体層と第２半導体層とのヘテロ接合により第１半導体層に二次電子ガス層を生じさせつつ、ソース電極とドレイン電極との間の通電状態を切り換えるためのゲート電圧のしきい値を所定の値に調整することができる電界効果トランジスタを提供する。
【解決手段】 電界効果トランジスタ１０では、サファイア基板１１上に、ｉ型のＧａＮからなるＧａＮ層１３と、ｉ型のＧａＮと格子定数が異なるｉ型のＡｌＧａＮからなるＡｌＧａＮ層１４と、ｉ型のＡｌＧａＮよりもエッチングレートが小さいｉ型のＡｌＩｎＮからなるＡｌＩｎＮ層１５とが順に形成されている。ＡｌＩｎＮ層１５の上端から途中まで伸びている溝２５が形成されており、その溝２５の底部の少なくとも一部にゲート電極２６がショットキー接続されている。 （もっと読む）

【課題】 チャネルの高い移動度を得ながら、かつ、縦方向耐圧およびゲート電極端における耐圧の両方の耐圧性能を確実に得ることができる、半導体装置およびその製造方法を提供する。
【解決手段】 ｎ型ドリフト層および該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体に、開口部が設けられ、開口部を覆うように位置する、チャネルを含む再成長層と、再成長層に沿って該再成長層上に位置するゲート電極とを備え、開口部はｎ型ドリフト層に届いており、ゲート電極の端は、平面的に見てｐ型層から外れた部分がないように位置していることを特徴とする。 （もっと読む）

【課題】反りの少ないエピタキシャルウェハを提供する。
【解決手段】エピタキシャルウェハは、基板１と窒化物半導体４，５，６の間に形成されたアルミニウム層２と、アルミニウムを陽極酸化して形成したアルミニウムの陽極酸化（陽極酸化Ａｌ）層３によって、熱膨張係数差に起因した応力を緩和することで、ウェハのそりを押さえることが可能となる。 （もっと読む）

【課題】エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるようにする。
【解決手段】エピタキシャル成長を行わず、素子を構成する各領域をイオン注入のみによって形成すると共に、ＳｉＣ基板１としてオフ角を有しないオン基板を用いる。これにより、イオン注入領域を活性化するための熱処理によってバンチングが発生しないようにできる。したがって、エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるＳｉＣ半導体装置とすることができる。 （もっと読む）

【課題】高い信頼性を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】窒化物半導体層１上に、高融点金属を含む第１の導電膜３を形成する。第１の熱処理を行うことにより、第１の導電膜３と窒化物半導体層１とを反応させて高融点金属の窒化物層４を形成すると共に、窒化物半導体層１の表面に窒素空孔を生じさせる。第１の導電膜２上に、Ａｌを含有する第２の導電膜３を形成する。第２の熱処理を行うことにより、第２の導電膜３中のＡｌ原子を窒化物半導体層１の表面まで拡散させる。 （もっと読む）

【課題】ノーマリオフ動作を可能にし、かつしきい値電圧を自由に制御出来るＧａＮ系ＭＯＳＦＥＴを提供する。
【解決手段】ｐ−ＧａＮからなる電子走行層１３とゲート電極１８との間にゲート絶縁膜１５が形成されたＧａＮ系ＭＯＳＦＥＴ１０である。ゲート電極１８は、ＡｌＧａＩｎＰ混晶からなる。ゲート電極１８は、ｐ型ＡｌＧａＩｎＰ混晶からなる第１のゲート層１９と、この上に形成されたｐ型ＧａＡｓからなる第２のゲート層２０と、この上に形成された金属層（ＡｕＧｅ／Ａｕ電極）２１とを有する。ＡｌＧａＩｎＰ混晶の混晶比を変化させることにより、しきい値電圧を制御することが出来る。 （もっと読む）

【課題】ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス及びその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族材料のエネルギーレベルの密度とドーピング濃度をＩＩＩ−Ｖ族材料とＩＶ族材料のヘテロエピタキシと素子の構造設計によって高める。本発明の方法は、基板１００上にダミーゲート材料層を堆積し、フォトリソグラフィでダミーゲート材料層にダミーゲートを区画することと、ダミーゲートをマスクとして使用し、セルフアライン型イオン注入によってドーピングを行い、高温で活性化を行い、ソース−ドレイン１０８を形成することと、ダミーゲートを除去することと、ソース−ドレインのペアの間の基板にエッチングで凹陥部を形成することと、凹陥部にエピタキシャル法によりチャネル含有スタック素子１１２を形成することと、チャネル含有スタック素子上にゲート１２０を形成することと、を含む。 （もっと読む）

【課題】放熱性に優れ、製造歩留まりの向上を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】
半導体装置は、基板１の上方に設けられた化合物半導体層２，３，４と、化合物半導体層２，３，４の上方に設けられた複数のソース電極７及び複数のドレイン電極９と、化合物半導体層２，３，４を貫通し、複数のソース電極７のそれぞれに接続される複数のビア配線２２と、化合物半導体層２，３，４を貫通し、複数のドレイン電極９のそれぞれに接続される複数のビア配線２３と、複数のビア配線２２に接続され、基板１に埋め込まれたソース共通配線１８と、複数のビア配線２３に接続され、基板１に埋め込まれたドレイン共通配線２０とを有する。 （もっと読む）