説明

Fターム[5F110DD21]の内容

薄膜トランジスタ (412,022) | 基板 (39,595) | 基板形状 (538)

Fターム[5F110DD21]に分類される特許

141 - 160 / 538


【課題】チャネル形成領域の空乏化領域を増やし、電流駆動能力の高い半導体装置を提供する。
【解決手段】トランジスタを有する半導体装置であって、絶縁表面上に所定の間隔を隔てて互いに平行に配列された複数の短冊状の半導体膜と、前記複数の短冊状の半導体膜の上面及び側面に接するゲート絶縁膜と、前記ゲート絶縁膜を介して前記複数の短冊状の半導体膜の上面及び側面を覆うゲート電極を有する半導体装置である。半導体膜の上部及び側部をチャネル形成領域とすることで、電流駆動能力を向上させることができる。 (もっと読む)


半導体装置が、第1の基板(102、202)と、第1の基板の第1の部分の上に位置し、埋め込み層(104、204)によって第1の基板から分離される第2の基板とを含む。この半導体装置はまた、第1の基板の第2の部分の上に位置し、第2の基板から隔離されるエピタキシャル層(108、220)を含む。この半導体装置はさらに、少なくとも部分的に第2の基板内に形成される第1のトランジスタ(116)と、少なくとも部分的にエピタキシャル層内またはその上に形成される第2のトランジスタ(128)とを含む。第2の基板およびエピタキシャル層は、異なる電子および正孔移動度を有するバルク特性を有する。トランジスタの少なくとも1つは、少なくとも約5Vの1つまたは複数の信号を受け取るように構成される。第1の基板は第1の結晶面方位を有し、第2の基板は第2の結晶面方位を有し得る。
(もっと読む)


【課題】オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和する。
【解決手段】TFT部10Bは、2つのソース・ドレイン電極18,19が、半導体膜15の平面視でチャネル形成領域を挟んで位置する一方と他方の半導体領域に接する。ソース・ドレイン電極18,19は、半導体膜15と接する領域(斜線部)の当該ソース・ドレイン電極の輪郭部分30において、その両端のエッジポイント31の各々が、平面視でゲート電極13の外側に位置している。 (もっと読む)


【課題】 固相エピタキシャル成長によって、所望の面方位を有する結晶を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、第1の面方位を有するシリコン基板11上の一部に、アモルファス層13を形成する工程と、そのアモルファス層13にマイクロ波を照射し、前記アモルファス層13を第1の面方位を有する結晶層とする工程とを有していることを特徴とする半導体装置の製造方法を提供することができる。 (もっと読む)


【課題】耐圧が維持されるとともに絶縁耐量の高いワイヤ配線が電極に配線される誘電体分離型半導体装置を提供する。
【解決手段】誘電体分離型半導体装置は、支持基板、埋込誘電体層および半導体基板から構成される誘電体分離型基板を具備し、半導体基板は、選択的に形成される第1半導体領域と、第1半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる第2導電型の第2半導体領域と、第1半導体領域に接合される第1主電極と、第2半導体領域に接合される第2主電極と、を備え、支持基板は、第1半導体領域に重畳する領域を内包する位置に貫通孔と、貫通孔の開口に現れる埋込誘電体層の領域に接して配設されるシリコーンラダーポリマー層と、貫通孔の開口に現れる埋込誘電体層の領域、シリコーンラダーポリマー層に接して配設される裏面電極と、シリコーンラダーポリマー層に囲まれる空間を埋めて平坦化する第1ハンダと、を備える。 (もっと読む)


【課題】 改善された拡張部の抵抗及びチャネルの歪み特性を有するシリコン・オン・インシュレータ(SOI)トランジスタ及びそうしたSOIトランジスタを形成する方法を提供する。
【解決手段】 シリコン・オン・インシュレータ(SOI)トランジスタ・デバイスは、バルク基板の上に形成された埋め込み絶縁体層と、埋め込み絶縁体層上に形成されたSOI層と、トランジスタ・デバイスのソース及びドレイン領域に対応する、ゲート導体の対向する側に隣接して配置された一対のシリコン含有エピタキシャル領域とを含み、エピタキシャル領域の部分は、埋め込み絶縁体内に埋め込まれ、かつ、トランジスタ・デバイスのチャネル領域の対向する端部におけるソース及びドレイン拡張領域に対応するSOI層の垂直面及び底面の両方と接触している。 (もっと読む)


【課題】有機半導体材料からなる半導体層のパターンをその端部での突起の発生を抑制しつつ、高精細に形成することができる薄膜トランジスタの製造方法を提供する。
【解決手段】基板11上にゲート電極12、ゲート絶縁膜13および撥液層17を形成する。撥液層17に開口17A(第1開口)を形成すると共にゲート絶縁膜13に同じ大きさの窪み18を形成したのち、開口17Aを拡幅して開口17B(第2開口)を形成する。これら窪み18および開口17B内に液体状の有機半導体からなる半導体層14を形成し、この半導体層14を乾燥させる。半導体層14の端部近傍が相対的に薄くなることにより、乾燥工程での突起の発生を抑制することができ、ソース・ ドレイン電極の断線を防止できる。 (もっと読む)


電子デバイスを製造するための装置および方法が開示される。特定の一実施形態においては、装置が、インプリント表面を有するテンプレートを備える。インプリント表面は、フィン型電界効果トランジスタ(FinFET)デバイスを製造するように適合された第1のパターンを有する第1の領域および平坦状電子デバイスを製造するように適合された第2のパターンを有する第2の領域を備える。
(もっと読む)


【課題】低いコンタクト抵抗を有し、かつ、オン抵抗の増大を回避できて高いチャネル移動度を維持できるノーマリオフ動作の電界効果型トランジスタを提供する。
【解決手段】この電界効果型トランジスタは、AlGaN障壁層6の薄層部6aは、第2のGaN層4のV欠陥13およびV欠陥13に連なる第3のGaN層5の非成長領域G1上に形成されているので、エッチングを行うことなく平坦部6bよりも薄くできる。よって、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。 (もっと読む)


【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【解決手段】ゲート絶縁膜が強誘電体膜4で構成されたMFSFET21からなるメモリ素子と、ゲート絶縁膜が常誘電体膜9で構成されたMISFET22からなる選択スイッチング素子とを備えた半導体メモリセル20であって、MFSFETの第1のゲート電極3は、基板1上の結晶性絶縁膜2表面に形成された結晶性導電膜3からなり、強誘電体膜4は、第1のゲート電極3を覆って結晶性絶縁膜2上に形成され、常誘電体膜9は、半導体膜5を介して強誘電体膜4上に形成され、MISFET22の第2のゲート電極10は、常誘電体膜9上に形成されている。 (もっと読む)


【課題】低い電源電圧を昇圧させる回路に用いられるスイッチング素子となるトランジスタは、停止時には高い閾値電圧の特性によりリーク電流を防止して変換効率を高め、駆動時には低い閾値電圧の特性により高い電圧に昇圧できることが望まれている。
【解決手段】半導体装置であるトランジスタは、埋め込み酸化膜を用いたSOIトランジスタ構造を持ち、トランジスタのソース・ドレイン領域の外周部の基板部分を埋め込み酸化膜よりも厚い絶縁体層で囲み、且つゲートに入力される信号がバックゲートバイアスで印加される構成により、駆動時には低い閾値により高い昇圧を実現し、停止時には高い閾値によりリーク電流を防止する。 (もっと読む)


【課題】逆阻止能力を有し、低オン抵抗で高速スイッチング特性を有する素子を提供すること。
【解決手段】シリコン基板101と、シリコン基板101上に形成されたバッファ層102,103と、バッファ層102、103上に形成された窒化ガリウム半導体層104と、シリコン基板101の裏面からシリコン基板101ならびにバッファ層102、103を貫通して窒化ガリウム半導体層104に達する深さで形成されたトレンチ溝112と、このトレンチ溝112の中に形成された金属膜113と、を備え、金属膜113と窒化ガリウム半導体層104とがショットキー接合を形成する逆耐圧を有する窒化ガリウム半導体装置とする。 (もっと読む)


【課題】薄膜BOX−SOI基板に形成される電界効果型トランジスタの信頼性および動作特性の劣化を防ぐことのできる技術を提供する。
【解決手段】薄膜BOX−SOI基板の主面上に所定の間隔で配置されたnウェルnwおよびpウェルpwが形成されており、pウェルpwに形成されたnMIS1nは、SOI層1iの主面上に所定の距離を隔てて積み上げられた半導体層に形成された一対のn型ソース・ドレイン領域2nと、一対のn型ソース・ドレイン領域2nに挟まれたゲート絶縁膜3、ゲート電極4、およびサイドウォール5とを有しており、nウェルnwとpウェルpwとの間に素子分離10を形成し、素子分離10の側端部が、n型ソース・ドレイン領域2nの側端部(BOX層1bの側壁部)よりもゲート電極4側に広がっている。 (もっと読む)


【課題】レジスト組成物を用いたマスクパターンを用いることなくTFT及びそれを用いた表示装置を製造することを目的とする。
【解決手段】ロールツーロール方式により加工処理を行う表示装置の製造方法であって、組成物の吐出口が一軸方向に複数個配列した第1の液滴吐出手段により、可撓性を有する基板上に開口部を有する絶縁性樹脂膜を形成し、組成物の吐出口が一軸方向に複数個配列した第2の液滴吐出手段により、開口部にゲート電極を形成し、プラズマの噴出口が一軸方向に複数個配列したノズル体を備えた被膜形成手段により、ゲート電極および絶縁性樹脂膜上にゲート絶縁膜を形成する。 (もっと読む)


【課題】高性能の相補型金属半導体(CMOS)回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。
【解決手段】両方の端部に半導体パッド33A、37Aを有する半導体ナノワイヤ32が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体36及びゲート電極38が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域33B,37Bが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程(MOL)誘電体層を直接形成することができる。 (もっと読む)


有機薄膜トランジスタを形成する方法であって、有機半導体の堆積の前に1つ以上の結晶化部位でチャネル領域の外側の表面に種晶付けし、種晶付けされた表面、およびチャネル領域上に有機半導体の溶液を堆積させることにより、有機半導体が結晶化部位または各結晶化部位において結晶領域を形成し始めるようにして、結晶領域または各結晶領域が、その結晶化部位からチャネル領域を越えて、前進する表面蒸発前線により定まる方向に成長するようにし、エネルギーを印加して表面蒸発前線の移動の方向および速度を制御することにより、チャネル領域の外側の1つ以上の結晶化部位からの、チャネル領域を越えた結晶領域または各結晶領域の成長の方向および速度を制御することを含む方法である。 (もっと読む)


【課題】素子基板の基板本体として半導体基板を用いた場合でも、複雑なウエル構造や大掛かりな遮光構造を必要とせず、かつ、基板本体としてガラス基板などを用いた場合に比較して画素トランジスターの特性を大幅に向上することのできる電気光学装置、および当該電気光学装置を備えた電子機器を提供すること。
【解決手段】電気光学装置100の素子基板10では、基板本体として、単結晶シリコン基板からなる半導体基板11を用い、半導体基板11の表面に不純物を導入することによって、バックゲート構造を備えた画素トランジスター30の第1ゲート電極11a、および保持容量60の第1保持容量電極11bを同時形成する。また、第1ゲート絶縁層70の一部を保持容量用誘電体層70cとして利用する。 (もっと読む)


【課題】狭い面積で高速応答性の縦型半導体装置を提供する。
【解決手段】基板上に形成された第1の電極と、絶縁膜と、絶縁膜を介し第1の電極の側面の一方に形成された第1の導電型の第1の半導体層と、絶縁膜を介し第1の電極の側面の他方に形成された第2の導電型の第2の半導体層と、一部領域における第1の半導体層上に形成された第2の電極と、他の一部領域における第2の半導体層上に形成された第3の電極と、第1の電極の上層の第1の半導体層及び第2の半導体層上に形成された第4の電極とを有し、第2の電極と前記第4の電極間における第1の半導体層に第1のチャネル領域が形成され、第3の電極と前記第4の電極間における第2の半導体層に第2のチャネル領域が形成されるものであることを特徴とする縦型半導体装置を提供することにより上記課題を解決する。 (もっと読む)


【課題】特定方向の基板反りを抑制できる半導体装置基板の製造方法を実現する。
【解決手段】ガラス基板11の裏面に、ストライプ形状にパターニングされた応力制御層51を形成する。応力制御層51の形成後に、ガラス基板11のおもて面にCLC技術を用いて多結晶シリコン膜を形成する。応力制御層51のストライプの長手方向は、CLC技術において使用される連続波レーザの走査方向と垂直な方向に一致させる。 (もっと読む)


【課題】SOI構造を有するCMOSトランジスタにおいて、CMOSトランジスタのチャネル領域に応力を印加する構造の製造方法の提供。
【解決手段】単結晶のシリコン基板11の表面に素子分離領域13Iにより画成されたnチャネルMOSトランジスタ10Aが形成された第1の素子領域13AとpチャネルMOSトランジスタ10Bが形成された第2の素子領域13Bとを含む単結晶シリコンの活性層13を形成し、シリコン基板と活性層との間に形成されたシリコン酸化膜を有し、シリコン酸化膜は第1の素子領域の下および第2の素子領域の下に連続して延在し、nチャネルMOSトランジスタのチャネル領域のシリコン酸化膜は最大の膜厚を有し、ゲート長方向に向かって膜厚を減少させ、pチャネルMOSトランジスタのチャネル領域のシリコン酸化膜は最小またはゼロの膜厚を有し、チャネル領域から、ゲート長方向に向かって膜厚を増大させることを特徴とする。 (もっと読む)


141 - 160 / 538