半導体デバイスおよび表示装置
【課題】オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和する。
【解決手段】ＴＦＴ部１０Ｂは、２つのソース・ドレイン電極１８,１９が、半導体膜１５の平面視でチャネル形成領域を挟んで位置する一方と他方の半導体領域に接する。ソース・ドレイン電極１８,１９は、半導体膜１５と接する領域（斜線部）の当該ソース・ドレイン電極の輪郭部分３０において、その両端のエッジポイント３１の各々が、平面視でゲート電極１３の外側に位置している。
【解決手段】ＴＦＴ部１０Ｂは、２つのソース・ドレイン電極１８,１９が、半導体膜１５の平面視でチャネル形成領域を挟んで位置する一方と他方の半導体領域に接する。ソース・ドレイン電極１８,１９は、半導体膜１５と接する領域（斜線部）の当該ソース・ドレイン電極の輪郭部分３０において、その両端のエッジポイント３１の各々が、平面視でゲート電極１３の外側に位置している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と絶縁された状態でその上に積層された半導体薄膜に対し、チャネルの形成を制御するためのゲート電極や２つのソース・ドレイン電極を有する薄膜トランジスタを具備する半導体デバイスに関する。また、本発明は、薄膜トランジスタを画素回路素子として用いる表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタは、例えば表示装置の画素回路内の一素子として用いる場合、ゲートオフ時にソース・ドレイン間に流れる電流が大きいと表示画像に滅点や輝点を引き起こして、これが画素特性異常となる。このため、薄膜トランジスタに対してオフ電流を抑制することが求められる。その一方で、輝度を高くする観点からは、オン抵抗を低くして、必要なオン電流を確保することも重要である。したがって、薄膜トランジスタのオン電流とオフ電流の比（オン・オフ比）を向上させることが求められている。また、薄膜トランジスタは、電流制御の応答性が高い、つまり周波数特性が良いことも求められる。
【０００３】
これらの要求は、表示装置の画素回路素子以外でも、用いられる回路の特性によって一般的に求められる。
【０００４】
同一の半導体膜中にチャネル形成領域と、その両側に２つのソース・ドレイン領域を有する、いわゆるプレーナ型のＴＦＴ構造が知られている（例えば、特許文献１,２参照）。
【０００５】
上記特許文献１では、プレーナ型の薄膜トランジスタにおいて、オン電流を低下させずにオフ電流を抑制する方法として、ゲートオーバーラップＬＤＤ構造が提案されている。この構造では、ゲート電極をＬＤＤ領域をオーバーラップする２層構造として、２層のゲート形成過程で自己整合的に低濃度のＬＤＤ領域を形成する。このとき自己整合的にＬＤＤ流域が形成できるため、ソース・ドレイン領域とＬＤＤ領域の合わせずれが無視でき、製造時の特性ばらつきを抑えることができる。
【０００６】
この構造では、２層目のゲート電極がＬＤＤ領域にオーバーラップしているため、オン動作時にＬＤＤ領域の導電率が向上してオン抵抗が小さくなる。このような構造は、ＧＯＬＤＤ（Gate Overlapped Lightly Doped Drain）構造と呼ばれる。
また、ＬＤＤ領域にオーバーラップする上層の第２ゲート電極を、チャネル形成領域と対向する下層の第１ゲート電極より高抵抗の導電材料を用いることで寄生容量を低減する。
【０００７】
前記特許文献２では、ＬＤＤ領域上部の絶縁膜を厚く形成してゲート電圧からの電界緩和を図っている。これに加えてドレイン領域の不純物濃度にも勾配を持たせている。
【０００８】
一方、いわゆるスタガ型というＴＦＴ構造が知られている（例えば、特許文献３,４参照）。
このタイプのＴＦＴは、チャネルが形成される半導体薄膜とは別の層（薄膜）にソース・ドレイン不純物領域を形成する構造を採る。この場合、ゲート電極が、半導体薄膜より下層に配置されるボトムゲート・スタガ型（逆スタガ型）と、上層に配置されるトップゲート・スタガ型（スタガ型）の２種が存在する。
【０００９】
上記特許文献３は、ボトムゲート型またはトップゲート型のスタガ構造において、オフ電流の低減のために、ソース・ドレイン領域の不純物層中の濃度をチャネル側に向かって低濃度に形成している。
【００１０】
また、上記特許文献４では、オフ電流と寄生容量を共に低減することを目的として、ゲート電極に平面視で凹凸の端面形状を形成し、その凹凸の端面に対してソース電極およびドレイン電極が部分的かつ離散的に重なるレイアウト形状を提案している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−３１３８０８号公報
【特許文献２】特開２００６−３１３７７６号公報
【特許文献３】特開２００８−２５８３４５号公報
【特許文献４】特開平５−２７５６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１に記載されているように、リーク電流をＬＤＤ領域により低減する構造では、ＬＤＤ領域のドレイン端電界緩和によりリーク電流をある程度低減できる。しかしながら、この構造では、電流経路に一律に形成されたＬＤＤ領域による直列抵抗部が電流経路の直列抵抗を増大させるため、それだけオン電流のロスが発生する。
【００１３】
オン電流確保の観点から、ＬＤＤ領域の濃度を高くする（低抵抗化する）と、チャネルドレイン端の高電界領域でキャリア発生率が高くなりオフ電流が増大する。
このように、ＬＤＤ領域による解決ではオフ電流の低減と、オン電流の確保にトレードオフが存在する。
【００１４】
上記特許文献２や３では、絶縁膜構造が複雑で、あるいは不純物濃度勾配がばらつくなどの不利益がある。そのため、オフ電流の低減効果が十分に得られない。
【００１５】
その一方で、寄生容量の低減も重要であり、上述した特許文献１〜３は、ゲート電極をドレイン領域やソース領域にオーバーラップさせるが、そのオーバーラップ面積が広いと寄生容量が増大して高速動作を阻害する。
【００１６】
上記特許文献４では、寄生容量低減とリーク電流低減のトレードオフを緩和するものである。より詳細に、上記特許文献４は、ボトムゲート・スタガ型において、ドレイン電極が半導体薄膜と接触する電極エッジに対してゲート電極の凸部を離散的に重ねるレイアウトを採用している。
【００１７】
しかしながら、この構造ではゲート幅方向（チャネル電流方向と直交する方向）で、ゲート電極の電界支配を受けるチャネル領域が半減するため、電流駆動能力が不足し、オン抵抗が大きい場合と同じように大きな電流を流せない。つまり、この構造では、寄生容量とリーク電流のトレードオフはある程度緩和できても、見かけ上のオン抵抗が大きくなるため実用に耐えない。
【００１８】
このように、特許文献１〜４に記載の技術では、オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和することができない。このため、これらの既存の薄膜トランジスタを表示装置の画素回路素子として用いると、輝点や滅点を防止しながら画像の高速表示ができない。
【００１９】
本発明は、オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和することができる薄膜トランジスタを有する半導体デバイスを提供するものである。また、本発明は、かかる薄膜トランジスタを画素回路素子に用いた表示装置を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の第１の観点に関わる半導体デバイスは、少なくとも表面部が絶縁性である基板に積層された積層構造内に薄膜トランジスタが形成されている。
前記薄膜トランジスタは、ゲート電極と、半導体膜と、前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、２つのソース・ドレイン電極と、を有する。前記２つのソース・ドレイン電極は、前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する。
そして、前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している。
【００２１】
上記構成によれば、前記２つのソース・ドレイン電極の少なくとも一方がドレイン電極として機能する場合に、当該ドレインとなる電極は、前記半導体膜と接する領域の輪郭部分に電流が集中する。そのとき、輪郭部分に近い電極領域からは、その電流経路の抵抗が最も小さくなる輪郭部分の箇所を通ってチャネル形成領域に電流が流れ込む。一方、その余の電極部分からの電流は、輪郭部分の両端、つまり２つのエッジポイントに集中する。なお、輪郭部分の長さと、このドレインとなるソース・ドレイン電極の幅（通常、チャネル幅方向の長さ）とが同一の場合でも、電極エッジは応力が集中しているため、電流が集中しやすい。いずれにしても、２つのエッジポイントには他の輪郭部分の領域より電流が集中しやすい。
【００２２】
この現象は当該薄膜トランジスタがオン状態のときと同様に、オフ状態のときでも生じる。つまり、Ｎチャネル型を例にすると、オフ状態では、通常、ソースとドレインがバイアスされるが、ゲート電極はオン状態より低い０[Ｖ]または負電圧にバイアスされる。そのときソースとドレイン間のバイアスによって電流が流れようとする。しかし、ゲートバイアスでチャネルが強制的にオフされるため、その電流が阻止されるが、ドレイン電極や基板深部等を通る経路などのリークパスを通ってオフ電流が流れる。その場合、オン電流と同様に、ドレインとなるソース・ドレイン電極の前記輪郭部分の両端（２つのエッジポイント）にオフ電流が集中する。この電流集中は、前記輪郭部分に対して電極面積が大きければ大きいほど強くなるし、あるいは、２つのエッジポイントが電極層のエッジの場合でも強くなる。
【００２３】
本発明では、この２つのエッジポイントをゲート電極パターンの外側に、より望ましくは一定距離以上離して位置させたレイアウトパターンとなっている。
Ｎチャネル型の場合、一般に、オフ電流は、ドレイン端近傍のチャネル部の高電界領域でイオンインパクト化によって生じたキャリアのうち、電子がドレイン電極に流れ込み、ホールが基板深部等のパスを通って流れることで発生する。そして、この現象は、ゲート負バイアス、かつ、ドレイン正の高バイアス時において、ゲートとドレイン間の電圧が大きくなる動作領域でより顕著に現れる。
【００２４】
一方、リーク電流にはトランジスタのチャネル幅に依存する成分と依存しない成分をもっている。チャネル幅に依存しない成分はチャネル幅を決めている半導体膜とドレイン電極が接するエッジに起因したリーク成分となっている。そして、上記の理由から、このチャネル幅に依存しない成分は、２つのエッジポイントを通るパスを流れる電流が支配的となる。そこで、本発明では、ゲート電極を、この２つのエッジポイントから遠ざける。このとき、インパクトイオン化が生じるキャリア発生箇所と、リーク電流が集中しやすい電極エッジ箇所との距離を少し離すだけで、オフ電流は桁違いに低減する。
【００２５】
本発明に関わる表示装置は、複数の画素回路を有し、前記複数の画素回路の各々が、少なくとも表面部が絶縁性である基板に積層された積層構造内に第１および第２の薄膜トランジスタを回路素子として含む。
前記第１および第２の薄膜トランジスタの各々は、ゲート電極と、半導体膜と、前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、２つのソース・ドレイン電極と、を有する。前記２つのソース・ドレイン電極は、前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する。
そして、前記第１および第２の薄膜トランジスタの少なくとも一方は、前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している。
【発明の効果】
【００２６】
本発明によれば、オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和することができる薄膜トランジスタを有する半導体デバイスを提供することができる。また、本発明によれば、かかる薄膜トランジスタを画素回路素子に用いた表示装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に関わるＴＦＴの主要部の平面図である。
【図２】図１のＡ−Ａに沿った段面構造図である。
【図３】第１の実施形態に関わるＴＦＴ構造の製造途中の断面図である。
【図４】第２の実施形態に関わるＴＦＴの主要部の平面図である。
【図５】図４のＢ−Ｂに沿った段面構造図である。
【図６】第３の実施形態に関わるＴＦＴの主要部の平面図である。
【図７】図６のＣ−Ｃに沿った段面構造図である。
【図８】第４の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図９】第５および第６の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１０】第５および第６の実施形態に関わるＴＦＴの製造途中の断面図である。
【図１１】第７および第８の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１２】第９および第１０の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１３】第１１および第１２の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１４】第１３〜第１６の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１５】比較例に関わるＴＦＴの平面図と、電界分布のシミュレーション結果を示す３Ｄグラフである。
【図１６】比較例に関わるＴＦＴのリーク特性のグラフである。
【図１７】第１７の実施形態に関わる有機ＥＬディスプレイのブロック図である。
【図１８】図１７の有機ＥＬディスプレイの画素回路図である。
【発明を実施するための形態】
【００２８】
本発明の実施形態を、図面を参照して以下の順で説明する。
【００２９】
１．本発明が適用可能なＴＦＴ構造の類型：以下の実施形態の説明を簡略化するため、ＴＦＴ構造の類型をまとめて示す。
２．本発明が適用されたＴＦＴのレイアウトパターンの種類：ドレイン電極エッジ（厳密には、後述する「ソース・ドレイン電極の輪郭部分」）に対するゲート電極パターンの重ね合わせ形状の種類をまとめて示す。
３．第１の実施の形態：ボトムゲート・スタガ型のＴＦＴ構造において、ゲート電極が輪郭部分と重ならないタイプの実施形態である。
４．第２の実施の形態：直線状の輪郭部分にゲート凸部を重ね合わせタイプの実施形態である。
５．第３の実施の形態：ボトムゲート・スタガ型のＴＦＴ構造において、輪郭部分の凸部に対し直線状のゲートエッジを重ね合わせタイプの実施形態である。
６．第４の実施の形態：ボトムゲート・スタガ型のＴＦＴ構造において、ゲート電極がその全幅で輪郭部分に重なるタイプの実施形態である。
７．第５および第６の実施の形態：半導体チャネル保護膜が省略された実施形態であり、第５の実施形態は第１の実施形態と同タイプ、第６の実施形態は第４の実施形態と同タイプである。
８．第７および第８の実施の形態：第５および第６の実施形態で、ソース・ドレイン電極と半導体膜の上下の位置関係を逆にした場合の実施形態である。
９．第９および第１０の実施の形態：第７および第８の実施形態をトップゲート型に変更した場合の実施形態である。
１０．第１１および第１２の実施の形態：プレーナ型の実施形態である。
１１．第１３〜第１６の実施の形態：プレーナ型で半導体チャネル保護膜を有する場合の実施形態である。
１２．比較例とその改善点。
１３．第１７の実施の形態：有機ＥＬディスプレイの実施形態である。
【００３０】
＜１．ＴＦＴ構造の類型＞
本発明の実施形態に関わる薄膜トランジスタ（ＴＦＴ）は、少なくとも表面部が絶縁性である基板に積層された積層構造内に、ゲート電極、チャネルが形成される半導体薄膜、ゲート絶縁膜、および、２つのソース・ドレイン電極を積層させた構造を有する。
【００３１】
半導体膜材料に多結晶シリコンを用いた薄膜トランジスタでは、比較的高温の熱処理が使えるため、イオン注入と不純物活性化が製造工程で用いられる。そのため、好適には、半導体膜中にチャネル形成領域と２つのソース・ドレイン領域を形成するいわゆるプレーナ型のＴＦＴ構造が使われる。２つのソース・ドレイン領域は、平面視でチャネル領域を挟む位置に逆導電型の不純物を比較的高濃度に導入された半導体膜の一部領域として形成される。
【００３２】
プレーナ型のＴＦＴ構造は、半導体膜薄膜に対して、ゲート電極がトップ（反基板）側にくるかボトム（基板）側にくるかで、それぞれ「トップゲート型」と「ボトムゲート型」がある。本発明が実施可能なタイプは、半導体膜材料が多結晶シリコンであることを考慮すると「ボトムゲート・プレーナ型」が好適である。なお、この記載は、「トップゲート・プレーナ型」への本発明の適用を排除するものではない。
【００３３】
一方、非晶質シリコンや微結晶Ｓｉでは低温で半導体膜を形成する必要があるため、チャネル形成領域とソース・ドレイン領域が異なった半導体膜に形成される、いわゆるスタガ型が好適に用いられる。また、ソース・ドレイン領域に対してゲート電極がボトム側にくるＴＦＴ構造を「ボトムゲート・スタガ型」、ソース・ドレイン領域に対してゲート電極がトップ側にくるＴＦＴ構造を「トップゲート・スタガ型」と呼ぶ。ボトムゲート・スタガ型のことを「逆スタガ型」と呼ぶこともある。
【００３４】
＜２．レイアウトパターンの種類＞
本発明の適用に際しては、２つのソース・ドレイン電極の少なくとも一方が、チャネルが形成される半導体膜と接する領域に着目する。この領域はソース・ドレイン電極が当該半導体膜と面で接する場合の平面領域の場合と、側面で接する側面領域の場合がある。
そして、この領域において、ソース・ドレイン電極の「輪郭部分」を規定し、その両端部の点を、「エッジポイント」と呼ぶ。
【００３５】
この前提の下、本発明の適用要件は、「２つのエッジポイントの各々が、平面視（即ち、レイアウトパターン）でゲート電極の外側に位置する」ことである。この要件の具体的な態様は後述するが、エッジポイントを両端とする上記輪郭部分に対してゲート電極がどのように重なるかに応じて、以下のレイアウトパターンの種類（場合）がある。
【００３６】
ゲート電極と輪郭部分が重ならない場合（第１の場合）も本発明の適用範囲である。
これに対し、２つのエッジポイント間の輪郭部分に対して、ゲート電極が一箇所で重なる場合がある。その場合、さらに詳細には、ゲート電極の凸部が直線状の輪郭部分と重なる第２の場合と、逆に輪郭部分の凸部に対して直線状のゲート電極エッジが重なる第３の場合がある。また、ゲート幅そのものが輪郭部分の幅より小さく、ゲート電極は、その全幅で輪郭部分に重なる第４の場合がある。
【００３７】
なお、エッチングストッパとして機能する半導体チャネル保護膜の有無でも上記輪郭部分の規定の仕方が変わってくるが、その詳細は下記の実施形態で明らかにする。
【００３８】
＜３．第１の実施の形態＞
第１の実施形態は、ボトムゲート・スタガ型で、かつ、上記第１の場合、つまりゲート電極が上記輪郭部分と重ならない場合に関する。
【００３９】
図１は、ＴＦＴ部の平面図である。また、図２は、図１のＡ−Ａ線に沿った段面構造図である。
【００４０】
図２に図解するＴＦＴ部１０Ａにおいて、ガラス等からなる基板１１に下地層（絶縁層の一種）を介して、所定のゲートメタル層（ＧＭ）、例えばモリブデン（Ｍｏ）等の高融点金属からなるゲート電極１３が形成されている。ゲート電極１３は数十［ｎｍ］、例えば６５［ｎｍ］程度の膜厚を有する。
ゲート電極１３は、例えば表示画素回路内の他の素子と接続する内部配線を兼用する。そのため、例えば図１に示すように縦長の配線状に形成される。
【００４１】
図２に示すように、ゲート電極１３は絶縁層１２の表面部に埋め込まれるように形成することが望ましい。これは、絶縁層１２とゲート電極１３の表面が平坦化されるためである。この表面が平坦化されると、ゲート段差がないため、その部分で膜応力がかからないことから、上方の半導体膜や、その電極接触部の電界集中等が緩和できる。なお、そのような不都合がなければ、絶縁層１２の表面に、ゲート電極膜（Ｍｏ等の膜）を成膜して加工するプロセスでゲート電極１３を形成してもよい。
【００４２】
ゲート電極１３およびその周囲の絶縁層１２の表面を覆うように、ゲート絶縁膜１４が形成され、その上に、アモルファスシリコン（α−Ｓｉ）または微結晶シリコン（μ−ｃＳｉ）からなる半導体膜１５が形成されている。
【００４３】
ゲート絶縁膜１４は、単層の酸化シリコン膜でもよいが、多層膜としてもよい。多層膜の場合、下層の窒化シリコン（ＳｉＮ）膜とその上の酸化シリコン（ＳｉＯ２）膜が好適である。膜厚については、ＳｉＮ膜を十数〜数十［ｎｍ］、例えば２０［ｎｍ］、ＳｉＯ２膜を百数から数百［ｎｍ］、例えば２９０［ｎｍ］とする。
【００４４】
半導体膜１５は、ＴＦＴ部ごとに孤立したパターンを有し、図２の段面ではゲート絶縁膜１４の上面全域に形成されている。半導体膜１５は、微結晶シリコンからなる場合、十数［ｎｍ］、例えば１５［ｎｍ］と非常に薄い膜である。
【００４５】
半導体膜１５上に、図１に示す矩形パターンの比較的厚い絶縁膜からなる半導体チャネル保護膜１６が形成されている。また、半導体チャネル保護膜１６の望ましい端面は、図２のように緩やかなスロープを有する順テーパー形状に加工されている。そして、チャネル中央部に向かってチャネル方向（図の断面方向）の左右両側から、第１ソース・ドレイン（ＳＤ）電極１８と、第２ソース・ドレイン（ＳＤ）１９が、当該半導体チャネル保護膜１６のスロープを乗り上げるように形成されている。
【００４６】
ここで第１ＳＤ電極１８がドレイン電極、第２ＳＤ電極１９がソース電極として機能する。この場合、いわゆる「ドレイン端」は、半導体膜１５と第１ＳＤ電極１８との接触領域のチャネル中央寄りのエッジを指す。この「接触領域」は、第１の実施形態の場合、図１に太い実線で示すように、チャネル方向（いわゆるチャネル長方向）と直交する、いわゆるチャネル幅方向のラインとなる。図１において、半導体膜１５と第１ＳＤ電極１８が接触する「接触領域」が斜線を付して示している。したがって、この太い実線で示すラインは、第１ＳＤ電極１８と半導体膜１５が接する領域の輪郭部分に該当する。以下、接触領域のチャネル中央寄りエッジを「輪郭部分３０」と呼ぶ。また、輪郭部分３０の両端を「エッジポイント３１」と呼ぶ。
【００４７】
なお、第２ＳＤ電極１９についても、図１に示すように、輪郭部分３０とエッジポイント３１が規定される。
【００４８】
第１ＳＤ電極１８および第２ＳＤ電極１９は、本例では、それぞれ４層から形成される。つまり、下層から、ソース・ドレイン領域が形成されるＳＤ半導体膜１７Ａ、下部電極膜１７Ｂ、主配線膜１７Ｃおよび上部電極膜１７Ｄから、第１および第２ＳＤ電極１８,１９の各々が構成されている。
【００４９】
ＳＤ半導体膜１７Ａは、例えばＮ型不純物が高濃度に添加された半導体膜である。スタガ構造では、このようにソース・ドレイン領域の形成のための半導体膜をチャネルが形成される半導体膜１５と異なる膜として形成している。ＳＤ半導体膜１７Ａの膜厚は数十［ｎｍ］、例えば５０［ｎｍ］である。
【００５０】
厚い主配線膜１７Ｃは、低抵抗配線材料、例えばＡｌから形成される。この場合に下地層との反応防止やフォトリソグラフィにおける反射防止のために、その上下に薄い高融点金属などの膜を介在させる。ここでは、主配線膜１７Ｃが数百から千百［ｎｍ］、例えば９００［ｎｍ］のＡｌ膜から形成し、下部電極膜１７Ｂを例えば５０［ｎｍ］程度のＴｉ膜から形成している。また、上部電極膜１７Ｄを例えば５０［ｎｍ］程度のＭｏ膜から形成している。
【００５１】
半導体チャネル保護膜１６は、この第１および第２ＳＤ電極１８,１９を加工するときのエッチングから、チャネル形成領域を保護している。第１および第２ＳＤ電極１８,１９は、その保護のための厚さを有するが、これは第１および第２ＳＤ電極１８,１９との総合的な応力バランスを保つためにも役立っている。
半導体チャネル保護膜１６で被覆された半導体膜１５の領域がチャネル形成領域となり、半導体チャネル保護膜１６のスロープ下端がドレイン端とソース端となる。図２は図１に示すＡ−Ａ線の断面を示すため、半導体チャネル保護膜１６のスロープ端付近がエッジポイント３１となっている。
【００５２】
本実施形態では、この２つのエッジポイント３１が、平面視でゲート電極１３の外側に位置するという特徴がある。
本実施形態では、そのために、特に電界が集中するドレイン側のエッジポイント３１（図１,図２の右側のエッジポイント３１）が、ゲート電極１３から離れるようにオフセットゲート構造にしている。つまり、ゲート電極１３は、その幅中心がチャネル形成領域の中央からソース側にずれるようにオフセット配置されている。
【００５３】
ここでエッジポイント３１から第１ＳＤ電極１８までの距離Ｄａ（図１）は、所定距離Ｄ０以下とすることが望ましい。
【００５４】
ところで、半導体チャネル保護膜１６と第１ＳＤ電極１８が輪郭同士で重なるエッジポイント３１では、その下方の半導体膜１５にかかる応力も大きく、そのことが非常に薄い半導体膜１５にとってリーク増大の一因となっている。つまり、例えば、第２ＳＤ電極１９を０[Ｖ]として、第１ＳＤ電極１８に正の電圧を印加した場合、第１ＳＤ電極１８の抵抗率が低いので、チャネル形成領域に最も近い図１の輪郭部分３０に電流が集中する。そのなかでもエッジポイント３１は応力の関係で電界が集中しやすく、このエッジポイント３１を通って多くの電流が流れる。
【００５５】
この現象は当該ＴＦＴがオン状態のときと同様に、オフ状態のときでも生じる。つまり、Ｎチャネル型を例にすると、オフ状態では、通常、ソースとドレイン（第１ＳＤ電極１８と第２ＳＤ電極１９）がバイアスされるが、ゲート電極１３はオン状態より低い０[Ｖ]または負電圧にバイアスされる。そのときソースとドレイン間のバイアスによって電流が流れようとする。しかし、ゲートバイアスでチャネルが強制的にオフされるため、その電流が阻止されるが、ドレイン電極（第１ＳＤ電極１８）や基板深部等を通る経路などのリークパスを通ってオフ電流が流れる。その場合、オン電流と同様に、ドレインとなるソース・ドレイン電極（第１ＳＤ電極１８）の輪郭部分３０の両端（２つのエッジポイント３１）にオフ電流が集中する。この電流集中は、輪郭部分３０に対して電極面積が大きければ大きいほど強くなるし、あるいは、２つのエッジポイントが電極層のエッジの場合（本実施形態の場合）でも強くなる。
【００５６】
本実施形態では、この２つのエッジポイント３１をゲート電極１３の外側に、より望ましくは一定距離Ｄ０以上離して位置させたレイアウトパターンとなっている。
Ｎチャネル型の場合、一般に、オフ電流は、ドレイン端近傍のチャネル部の高電界領域でイオンインパクト化によって生じたキャリアのうち、電子がドレイン電極（第１ＳＤ電極１８）に流れ込み、ホールが基板深部等のパスを通って流れることで発生する。そして、この現象は、ゲート負バイアス、かつ、ドレイン正の高バイアス時において、ゲートとドレイン間の電圧が大きくなる動作領域でより顕著に現れる。
【００５７】
一方、リーク電流にはＴＦＴのチャネル幅に依存する成分と依存しない成分をもっている。チャネル幅に依存しない成分はチャネル幅を決めている半導体膜１５とドレイン電極（第１ＳＤ電極１８）が接するエッジ（輪郭部分３０）に起因したリーク成分となっている。そして、上記の理由から、このチャネル幅に依存しない成分は、２つのエッジポイント３１を通って流れる電流が支配的となる。そこで、本実施形態では、ゲート電極１３を、この２つのエッジポイント３１から遠ざける。このとき、インパクトイオン化が生じるキャリア発生箇所と、リーク電流が集中しやすい電極エッジ箇所との距離を少し離すだけで、オフ電流は桁違いに低減する。
【００５８】
具体的に、所定距離Ｄ０は、リソグラフィ技術におけるパターンの合わせずれを考慮して、最大の膜応力が、例えば第１ＳＤ電極１８の中心部下方の半導体膜１５と同程度とみなせる定常の膜応力近くにまで小さくなる範囲で、この距離を規定するとよい。
【００５９】
なお、オフセットゲート配置は、「２つのソース・ドレイン電極の少なくとも一方に対して、その外側に２つのエッジポイントを位置させる」という要件を満たすための一手段に過ぎない。この点で、本実施形態における図示した構造およびレイアウトは、単なるオフセットゲート構造とは本質的に異なる。
また、第１および第２ＳＤ電極１８,１９で、ソースとドレインの役割が逆の場合は、図１のレイアウトはミラー対称配置となり、例えばオフセットゲート構造では、ゲート電極１３が、その幅中央がチャネル中央に対して第１ＳＤ電極１８寄りにシフトさせたレイアウトをとることが可能である。
【００６０】
［製造方法］
図３（Ａ）〜図３（Ｅ）に、上記構造をもつＴＦＴ部の製造途中の断面図を示す。図３では、主に、半導体チャネル保護膜の形成と、これに続く配線加工のプロセスまでを開示する。また、図３は、ＴＦＴ部と、それに近接する他の部分（例えば容量素子や配線部）を示している。この配線加工のプロセスを特に、「エッチングストッパ型プロセス」という。
【００６１】
ボトムゲート型ＴＦＴとするために、まず、ガラス等からなる基板９の絶縁面の上に、ゲートメタル（ＧＭ）を成膜して、これを加工する等の工程によってパターンニングされたゲート電極１３を形成する（図３（Ａ））。
このとき、近くの領域には、容量素子の電極あるいは配線の裏打ち層等となるゲートメタル層１３Ａが同時形成される。
【００６２】
次の図３（Ｂ）の工程では、まず、ゲート電極１３を覆う酸化シリコンもしくは窒化シリコンからなるゲート絶縁膜１４が形成され、その上にトランジスタのチャネル形成領域となるアモルファスシリコンもしくは微結晶シリコンからなる半導体膜１５を形成する。
その後、窒化シリコン等を厚く成膜し、これをパターンニングすることによって、半導体チャネル保護膜１６をゲート電極１３の上層に一部重ねて形成する。このとき、図１のオフセット構造とするには、ゲート電極１３に対して、半導体チャネル保護膜１６を一方向にずらして形成する。
【００６３】
図２にも示すＳＤ半導体膜１７Ａと下部電極膜１７Ｂを、それぞれの成膜方で重ねて形成し、これらの膜をパターニングする。このときのエッチングでは、続けて、ＳＤ半導体膜１７Ａと下部電極膜１７Ｂに保護された領域以外の半導体膜１５を除去する。これにより、半導体膜１５は半導体チャネル保護膜１６もしくはＳＤ半導体膜１７Ａの下に自己整合的に形成される。
【００６４】
図３（Ｃ）の工程では、表出したゲート絶縁膜１４の上層膜（例えばＳｉＯ２膜１４Ｂ）の上面に、所定の位置で開孔するレジスト（不図示）を形成して、ＳｉＯ２膜１４Ｂと、その下のＳｉＮ膜１４Ａをエッチングして、コンタクト孔１４Ｃを開孔する。
【００６５】
図３（Ｄ）の工程では、第１および第２ＳＤ電極１８,１９となる主配線膜１７Ｃと上部電極膜１７Ｄを成膜し、これらを順次エッチングして、所望のパターンを形成する。これにより、第１ＳＤ電極１８および第２ＳＤ電極１９が、チャネル形成領域の上方で分離して形成され、また、他の領域ではコンタクト孔１４Ｃを通して下層のゲートメタル層１３Ａに接続する配線２０が形成される。
このときのエッチングでは、図３（Ｃ）の工程でパターニングしたＳＤ半導体膜１７Ａと下部電極膜１７Ｂを、チャネル形成領域の上方でエッチオフしてもよいが、図１のように残してもよい。エッチング時のダメージが厚い半導体チャネル保護膜１６で素子され、半導体膜１５のチャネル形成領域が保護される。
【００６６】
＜４．第２の実施の形態＞
本実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜１６を有し、かつ、直線状の輪郭部分３０に対してゲート電極の凸部が一箇所で重なる（前記第２の）場合の実施形態である。
図４に平面図、図５に図４のＢ−Ｂ線の断面図を示す。
【００６７】
本実施形態が第１の実施形態（図１）と異なる点は、ソースとドレインのレイアウトがチャネル中心から左右に対象となっている点が第１に挙げられる。第２に、ゲート電極１３がソース側とドレイン側のそれぞれに平面視で突出する凸部１３Ｂを有している。そして、この凸部１３Ｂが輪郭部分３０に対して重なっている。このとき、凸部１３Ｂとエッジポイント３１との距離Ｄｃは、前述した一定距離Ｄ０以上とすることが望ましい。また、エッジポイント３１は、ゲート電極１３のストレート部分に対しても距離Ｄｂを置いているが、この距離Ｄｂも一定距離Ｄ０以上が望ましい。
【００６８】
本実施形態で、ゲート電極１３に電界支配されるチャネル形成領域が、ゲート電極１３から離れることでオフ電流が大幅に低減される点では、第１の実施形態と同様な効果を奏する。
【００６９】
これに加えて、凸部１３Ｂが最大限の幅で輪郭部分３０と重なっているため、輪郭部分３０の殆どの部分でチャネル形成領域が第１または第２ＳＤ電極１８,１９とほぼ直結する。そのため、単なるオフセット構造よりもソース抵抗またはドレイン抵抗が格段に小さくできる利益が得られる。
一方、第１の実施形態と比べると、ゲートとドレインまたはソース間のオーバーラップ容量（寄生容量）が増えるが、オン抵抗削減の効果が大きく、有用である。
【００７０】
なお、特に寄生容量を大きくする領域は、図４の網掛けで示す部分である。この部分は、ゲート電極１３の輪郭より内側であるため、ゲート電界と電気的に直接結合する領域であり、しかも、半導体チャネル保護膜１６の外側で、これに電極が乗り上げていない領域である。このため、この領域では、断面構造を想定すると、ゲート電極１３が、薄いゲート絶縁膜１４と半導体膜１５を介して第１または第２ＳＤ電極１８,１９と直接、容量結合している。
【００７１】
しかしながら、図１を見ると明らかなように、この領域は４つの小さい面積しか有しない。ゲート電極１３とエッジポイント３１の距離をリークが増大しない範囲で可能な限り小さくすると、つまり、この距離が上記所定距離Ｄ０の場合に、この４つの領域の面積が最小となって寄生容量も小さくなる。
本実施形態では、オフリークと寄生容量を共に低減する意味で、エッジポイント３１とゲート電極１３の距離を上記所定距離Ｄ０とすることが望ましい。
【００７２】
また、本実施形態のＴＦＴは、ソースとドレインの機能が電位関係で入れ替わる、例えばスイッチ素子として有用である。
なお、ドレインの機能が固定されている場合、ゲート電極の凸構造を第１ＳＤ電極１８側にのみ形成することも、本実施形態の範疇に属する。
【００７３】
ところで、ソースまたはドレインの片側で輪郭部分３０を横切る凸部１３Ｂを複数設ける、あるいは波型にすると、本実施形態で得られる効果が激減する。つまり、エッジポイント３１の長さのうち、凸部１３Ｂが横切る部分が低抵抗領域となるため、矩形または波形の凸部１３Ｂが複数あると、その離間部分だけ高抵抗のままであり、オン抵抗の低減が十分にできない。また、凸部１３Ｂの離間部分では、図４の網掛け示す領域と同様にオーバーラップ容量が大きくなるので、寄生容量が増大する。したがって、この２重の意味で、輪郭部分３０を複数の凸部が横切るレイアウト構造は望ましくない。
【００７４】
これに対し、レイアウトは、輪郭部分３０の両端のエッジポイント３１のそれぞれから、前述したリーク低減のみに必要な最小の距離（所定距離Ｄ０だけ離れた最大幅で、かつ単一の凸部１３Ｂを設けることが、第１の実施形態では最も好ましい。
【００７５】
図４において「Ｄｂ＝Ｄｃ＝Ｄ０」とすると、寄生容量を増加させる網掛け部の面積が最小となるので、さらに望ましい。なお、「Ｄｂ＝Ｄｃ＞Ｄ０」としても、寄生容量低減効果がある。
以上から、本実施形態で望ましい適用要件の第２は、「エッジポイント３１の各々は、ゲート電極１３の複数の辺に近接する場合、当該複数の辺から等距離をおいて離れている」ことである。
【００７６】
＜５．第３の実施の形態＞
本実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜１６を有し、かつ、輪郭部分３０の凹部に対して、ゲート電極の直線エッジが一箇所で重なる（前記第３の）場合の実施形態である。
図６に平面図、図７に図６のＣ−Ｃ線の断面図を示す。
【００７７】
第１の実施形態（図１）では、ゲート電極を凸状にして、これに直線状の輪郭部分３０が重なるレイアウト形状を示すものであった。
これに対し、本第３の実施形態に関わるＴＦＴ部１０Ｃは、凸部を輪郭部分３０が有するようにして、直線状のゲート電極１３のエッジに、この凸部が重なるレイアウト形状を示す。
【００７８】
より詳細に、図６において半導体チャネル保護膜１６が、ドレインとソースの両側に凹部を有する。この半導体チャネル保護膜１６のエッジは、図７に示すスロープ下端で第１または第２ＳＤ電極１８,１９が半導体膜１５と接触する輪郭部分３０を規定する。このため、輪郭部分３０は、チャネル中心側に突出する凸部３０Ａを有し４回折れ曲がった図６に示す屈折ライン状となる。第１または第２ＳＤ電極１８,１９のパターン外郭と、この屈折ライン（輪郭部分３０）が交わる２点が接触領域（斜めの斜線部分）と非接触領域の境界であり、ここがエッジポイント３１となる。
【００７９】
このレイアウトは、第２の実施形態と同様に、「ソース・ドレイン電極が半導体層と接触する領域の輪郭部分に対して、ゲート電極が単一の箇所で重なっている」態様の一例を構成する。
このため、ＴＦＴは、大きな凸部３０Ａの幅全域でチャネル形成領域が第１または第２ＳＤ電極１８,１９とほぼ接することになり、オン抵抗が低減されている。この効果は、第２の実施形態におけるゲート電極１３の凸部１３Ｂの幅（図４の縦方向のサイズ）と、第３の実施形態における半導体チャネル保護膜１６の凹部（輪郭部分３０の凸部）の幅が同じなら、ほぼ同等に得られる。
【００８０】
一方、図６に示す網掛け部分は、ゲート電極１３が薄い半導体膜１５等を介して第１または第２ＳＤ電極１８,１９と容量結合する部分である。この面積は、図４の場合より大きい傾向となりやすい。よって、第３の実施形態は、第２の実施形態より寄生容量が大きい傾向がある。
しかしながら、図４における距離Ｄｂ等はリーク低減のための制限を受けて、あまり小さくはできない場合でも、図６に示す距離Ｄｄはアライメントずれのみ考慮すれば良いから、より小さくできる。よって、寄生容量を第２の実施形態と第３の実施形態で同等レベルにまで抑えることは可能である。
【００８１】
なお、距離Ｄｄを設計センターでゼロとすることも可能である。その場合、アライメントずれ量が大きいと、凸部３０Ａがゲート電極１３のエッジに近接するが重ならない場合も発生する。その場合でも、その近接離間長に応じてオン抵抗値が上がるが、その代わり寄生容量はきわめて小さくできる利点がある。
オン抵抗を多少犠牲にしても寄生容量を小さくしたい場合は、このようなレイアウト設計も可能である。
【００８２】
以上、ボトムゲート・スタガ型を例として、主にレイアウトパターンの相違に着目して３つの実施形態を説明したが、これを基本として、ボトムゲート・スタガ型やプレーナ型にも本発明が同様に適用可能である。
レイアウトの詳細については既に述べたので、以下、簡略化した平面図と断面でみた構成図を用いて、その他の例を説明する。
【００８３】
＜６．第４の実施の形態＞
図８（Ａ）に簡略化した平面図、図８（Ｂ）に縦方向の略式構成図を示す。この略式構成図は、チャネルが形成される半導体膜とソース・ドレイン電極のチャネル長方向のおおよその重なり具合を示している。そして、そのエッジポイントに対してゲート電極が最短距離で近接する様子を、図８（Ｂ）には併せて示している。
【００８４】
第４の実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜１６を有し、かつ、ゲート電極１３が幅方向の全幅で輪郭部分３０と重なる（前記第４の）場合に関する。
図８（Ａ）に示すように、ゲート電極１３はその幅が、輪郭部分３０の長さより短く、ゲート電極１３が全幅で輪郭部分３０と重なっている。ゲート電極１３は、半導体膜１５より下層に配置され、エッジポイント３１に対して距離Ｄｅで近接している。この距離Ｄｅは前記所定距離Ｄ０以上が望ましく、これによりオフリークが大幅に低減される。
【００８５】
なお、ゲート電極１３の面積が小さいが、ソースとゲート間の寄生容量を大きくしてもよいのであれば、ソース側にゲート電極１３を延長して取出し配線としてもよい。
このレイアウトも、「ソース・ドレイン電極が半導体膜に接触する領域の輪郭部分に対して、ゲート電極が単一の箇所で重なっている」形態の一例である。
【００８６】
＜７．第５および第６の実施の形態＞
図９（Ａ）に第５の実施形態に関わる簡略化した平面図、図９（Ｂ）に第６の実施形態に関わる簡略化した平面図を示す。図９（Ｃ）は、第５および第６の実施形態に共通な縦方向の略式構成図である。
【００８７】
第５および第６の実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜がない場合に関する。とくに第５の実施形態は、第１の実施形態と同様にゲート電極１３が輪郭部分３０と重ならない（第１の）場合に関する。また、第６の実施形態は、前記第４の実施形態と同様に、ゲート電極１３が幅方向の全幅で輪郭部分３０と重なる（前記第４の）場合に関する。
【００８８】
図９（Ａ）および図９（Ｂ）に示すように、半導体チャネル保護膜がないため、第１および第２ＳＤ電極１８,１９が、半導体膜１５に乗り上げて、一部で重なっている。したがって、輪郭部分３０は、この重なり部分のゲート輪郭に相当し、２回折り曲がった屈折ライン状になっている。
エッジポイント３１は、この輪郭部分３０の両端、つまり半導体膜１５の外郭と第１または第２ＳＤ電極１８,１９の外郭の交点に相当する。
【００８９】
第５の実施形態では、ゲート電極１３は輪郭部分３０に近接するが重なっていない。ただし近接するためオン抵抗の増大は極力抑制されている。ドレイン側の寄生容量が極めて小さいことも利点の一つとなる。何よりも、エッジポイント３１がゲート電極１３の外側に位置するためオフリークが極めて小さい。
【００９０】
第６の実施形態では、第４の実施形態と同様に、ゲート電極１３の幅が、輪郭部分３０の長さより短く、ゲート電極１３が全幅で輪郭部分３０と重なっている。
第５および第６の実施形態では、ゲート電極１３とエッジポイント３１の距離が、それぞれＤｆとＤｇで示されている。これらの距離ＤｆとＤｇは、前記所定距離Ｄ０以上が望ましく、これによりオフリークが大幅に低減される。
【００９１】
第１〜第４の実施形態で必要であった半導体チャネル保護膜が省略される製造プロセスを、次に例示する。
【００９２】
［製造方法］
図１０（Ａ）〜図１０（Ｅ）に、第５および第６の実施形態に関わるＴＦＴ部の製造途中の断面図を示す。図１０に示す配線加工のプロセスを特に、「バックチャネルエッチング型プロセス」という。
【００９３】
ゲート電極１３（およびゲートメタル層１３Ａ）の形成（図１０（Ａ））、その後のＳｉＮ膜１４ＡとＳｉＯ２膜１４Ｂの形成、および、半導体膜１５の形成（図１０（Ｂ））は、図３に示すエッチングストッパ型プロセスと同様である。
【００９４】
図１０（Ｂ）では、続いて、半導体チャネル保護膜を形成することなく、ＳＤ半導体膜１７Ａと下部電極膜１７Ｂの成膜を行う。
そして、図１０（Ｃ）で、成膜した膜を加工して図示のようにパターンニングする。
【００９５】
その後、図３と同様にコンタクト孔１４Ｃを形成し（図１０（Ｄ））、第１ＳＤ電極１８、第２ＳＤ電極１９および配線２０となる膜（主配線膜１７Ｃと上部電極膜１７Ｄ）を成膜し、フォトリソグラフィとエッチングにより電極間分離を行う。
このエッチングでは、望ましくは、ＳＤ半導体膜１７Ａが、その上層の膜のエッチングストッパとなる。但し、ＳＤ半導体膜１７Ａとその下地の半導体膜１５はともに半導体材料からなり、選択比がとれない場合、ＳＤ半導体膜１７Ａは慎重にエッチングして半導体膜１５が必要以上に薄膜化しないようにする。
【００９６】
＜８．第７および第８の実施の形態＞
図１１（Ａ）に第７の実施形態に関わる簡略化した平面図、図１１（Ｂ）に第８の実施形態に関わる簡略化した平面図を示す。図１１（Ｃ）は、第７および第８の実施形態に共通な縦方向の略式構成図である。
【００９７】
第７および第８の実施形態は、第５および第６の実施形態の変形であり、それらの実施形態で図１０（Ｅ）のエッチングの際に半導体膜１５にダメージが入るのを回避する構造を開示する。
そのため、第７および第８の実施形態では、先に（下層に）第１および第２ＳＤ電極１８,１９を分離した状態で形成してから、その分離した部分を含む第１および第２ＳＤ電極１８,１９に重ねて半導体膜１５を形成する。つまり、図１１では第１および第２ＳＤ電極１８,１９と半導体膜１５の上下の関係が、図９の場合と逆になっている。
【００９８】
レイアウトパターンにおけるゲート電極１３と輪郭部分３０の関係は、第７の実施形態は第５の実施形態に対応し、第８の実施形態は第６の実施形態に対応する。
【００９９】
第７および第８の実施形態では、第１および第２ＳＤ電極１８,１９に薄い半導体膜１５を重ねる関係上、第１および第２ＳＤ電極１８,１９のエッジは順テーパー状とすることが望ましい。しかし、半導体膜１５を成膜し、エッチング加工する際には、下地のＳＤ電極にダメージが入っても、厚い導電層であるため不利益とならない。また、このとき既にＳＤ電極の加工は終了しているため、ＳＤ電極加工の影響を半導体膜１５が受けない。
【０１００】
なお、この構成は、半導体膜１５が多結晶シリコン等の膜であってもよいが、半導体膜１５が有機半導体膜の場合に好適である。
【０１０１】
＜９．第９および第１０の実施の形態＞
図１２（Ａ）に第９の実施形態に関わる簡略化した平面図、図１２（Ｂ）に第１０の実施形態に関わる簡略化した平面図を示す。図１２（Ｃ）は、第９および第１０の実施形態に共通な縦方向の略式構成図である。
【０１０２】
第９および第１０の実施形態は、第７および第８の実施形態の変形であり、その変更点は、ゲート電極１３を半導体膜１５のさらに上層に配置したトップゲート型にしたことであり、その他の構成は、第７および第８の実施形態と共通する。
レイアウトパターンにおけるゲート電極１３と輪郭部分３０の関係は、第９の実施形態は第７の実施形態に対応し、第１０の実施形態は第８の実施形態に対応する。
【０１０３】
＜１０．第１１および第１２の実施の形態＞
図１３（Ａ）に第１１の実施形態に関わる簡略化した平面図、図１３（Ｂ）に第１２の実施形態に関わる簡略化した平面図を示す。図１３（Ｃ）は、第１１および第１２の実施形態に共通な縦方向の略式構成図である。
【０１０４】
第１１および第１２の実施形態は、ボトムゲート・プレーナ型で、半導体チャネル保護膜がなく、かつ、輪郭部分３０がＳＤ電極の接触領域のエッジではない場合に関する。具体的に、半導体膜１５内には、チャネル形成領域（ＣＨ）１５ａと、その両側に形成され逆導電型の不純物を高濃度に含む２つのソース・ドレイン領域（Ｓ／Ｄ）１５ｂ,１５ｃを有する。この場合、２つのソース・ドレイン領域１５ｂ,１５ｃは、第１または第２ＳＤ電極１８,１９の一部として機能する。よって、ソース・ドレイン領域とチャネルが形成される半導体膜とが接触する領域とは、チャネル形成領域１５ａと、ソース・ドレイン領域１５ｂまたは１５ｃとが接触する半導体膜１５の内部面を指す。そして、その接触領域がそのまま「輪郭部分３０」に相当する。輪郭部分３０の両端がエッジポイント３１であることは他の実施形態と共通する。
【０１０５】
ゲート電極１３は、このような半導体膜１５の下方に配置されている。
レイアウトパターンにおけるゲート電極１３と輪郭部分３０の関係は、第１１の実施形態は第７および第９実施形態に対応し、第１２の実施形態は第８および第１０の実施形態に対応する。
【０１０６】
＜１１．第１３〜第１６の実施の形態＞
図１４（Ａ）に第１３の実施形態に関わる簡略化した平面図、図１４（Ｂ）に第１６の実施形態に関わる簡略化した平面図を示す。また、図１４（Ｄ）に第１４の実施形態に関わる簡略化した平面の一部を示し、図１４（Ｅ）に第１５の実施形態に関わる簡略化した平面の一部を示す。図１４（Ｃ）の縦方向の略式構成図は、第１３〜第１６の実施形態に共通する。
【０１０７】
第１３〜第１６の実施形態は、ボトムゲート・プレーナ型で、第１１および第１２の実施形態の変形を示すものである。
図１４に示すように半導体チャネル保護膜１６がチャネル形成領域１５ａを被覆して配置されている。この半導体チャネル保護膜１６は、半導体膜１５に高濃度の不純物を添加するときのマスク層として利用でき、第１３〜第１６の実施形態では、そのマスク層をそのまま半導体チャネル保護膜１６として残すことができる。
【０１０８】
これらの実施形態では、そのマスク層のエッジ形状によって輪郭部分３０の平面視の形状を決めることができる。例えば、第１４の実施形態（図１４（Ｄ））で半導体チャネル保護膜１６に凸部を有するパターンを形成し、そのパターンを反映してチャネル側に向かって凹状の輪郭部分３０を形成できる。これとは逆に、第１５の実施形態（図１４（Ｅ））では、半導体チャネル保護膜１６に凹部を有するパターンを形成し、そのパターンを反映してチャネル側に向かって凸状の輪郭部分３０を形成できる。なお、第１６の実施形態は、半導体チャネル保護膜１６を単純な矩形とした場合である。
第１４〜第１６の実施形態では、ゲート電極１３が、その全幅で輪郭部分３０と重なり、第１３の実施形態では、ゲート電極１３が輪郭部分３０と重ならない場合を示す。
【０１０９】
次に、本発明の効果をより明確とするための比較例を説明する。
【０１１０】
＜１２．比較例とその改善点＞
［比較例の構造］
図１５（Ａ）に、比較例のレイアウトパターンを示す。
この比較例では、半導体チャネル保護膜１６が第１ＳＤ電極１８（ドレイン電極）と交差するエッジで規定される輪郭部分３０と、その両端の２つのエッジポイント３１が、ゲート電極１３に覆われている。
このことは、ソース側の第２ＳＤ電極１９でも同じである。
【０１１１】
この比較例の構造の場合、ドレイン近傍の最も高電界になる領域、つまり第１ＳＤ電極１８に覆われる半導体チャネル保護膜１６の輪郭線で規定される輪郭部分３０においてオフ電流が増大する。特に、エッジポイント３１でのリークがＴＦＴのドレインリークの支配的な要因となる。
【０１１２】
図１５（Ｂ）は、このことを電界分布で裏付けるためのシミュレーション結果を示す３Ｄグラフである。
図１５（Ｂ）に示すように、最も電界が高い領域が第１ＳＤ電極１８のエッジ部の底面に集中しており、特にエッジポイント３１で急激に電界が高くなっていることが分かる。また、輪郭部分３０も電界が高いが、ｙ方向の輪郭部分３０に沿ってエッジポイント３１に近づくにつれて、ある箇所から電界が急激に高くなる。
【０１１３】
この結果から、エッジポイント３１からチャネル形成領域（ゲート電極１３で電界支配を受ける領域）を遠ざけることがリーク削減に有効なことが分かる。
また、ｙ方向で言えば、輪郭部分３０の定常的な電界分布から急激に電界が高くなる箇所からエッジポイント３１までの距離を、リーク削減のためにゲート電極１３を離すべき最小の距離、すなわち所定距離Ｄ０と見積もることができる。
【０１１４】
図１６は、動作電圧をパラメータとしたオフフリーク電流の実測値を示すグラフである。
このグラフからは、動作電圧（ドレイン電圧Ｖｄｓ）を上げていくと、動作電流（オン電流）の増加の割合に比べて、オフリーク電流の増加の割合が大きくなっている。これは、上記したエッジポイントなどの電界が集中しやすいウイークポイントの存在がオフリーク電流の主原因となっていることを示唆するものである。
【０１１５】
上述した第１〜第１６の実施形態では、この比較例に対し、その電界分布のシミュレーション結果に基づいてリーク改善を示すものであり、ゲート電極１３をエッジポイント３１から離して形成することでオフリークを大幅に抑制することができる。そして、その離間距離は、マスク合わせずれに配慮して最低でも図１５（Ｂ）から得られる所定距離Ｄ０が得られるように設計するとよい。
【０１１６】
以上の第１〜第１６の実施形態によれば、以下の利益が得られる。
【０１１７】
第１に、ドレイン側の半導体膜領域をゲート電極１３が覆わない構造にすることで、電界緩和が可能になり、オン電流の低下なしでゲートオフ（０[Ｖ]または負バイアス）時のリーク電流を減らすことができる。
【０１１８】
第２に、ゲートを覆わない領域をチャネルエッジ（エッジポイント３１）に限定することにより、ソース・ドレイン対称なレイアウトにでき、ソース・ドレインをいれかえて使用する回路にも適用できる。なお、この利益は第１の実施形態等の非対象レイアウトでは得られない。
【０１１９】
第３に、ゲートを覆わない領域をチャネルエッジに限定することにより、ドレイン電極の加工ばらつき等によるトランジスタがオンしているときの電流能力ばらつきを抑えながら、リーク電流を減らすことができる。
【０１２０】
第４に、チャネルエッジ部分をゲート電極１３が覆わない構造として、ゲートのレイアウトをチャネルエッジ部分だけ切りかきを入れる形状にすることで、チャネルエッジのフリンジ容量を低減でき、回路の寄生容量低減による高速動作が可能になる。
【０１２１】
＜１３．第１７の実施の形態＞
つぎに、上述した構造のＴＦＴを表示装置の画素回路素子として用いる場合の実施形態を、有機ＥＬディスプレイを例として説明する。
フラットディスプレイの表示装置として有機ＥＬディスプレイが注目されている。この装置は有機発光素子の発光現象を利用しているため、視野角が広く、消費電力が低いなどの優れた特徴がある。また、高い応答速度を有する利点がある。
【０１２２】
表示装置の駆動方式としてパッシブマトリクス方式に比べて高速な応答が可能なアクティブマトリクス方式が好ましい。
アクティブマトリクス方式を用いた有機ＥＬディスプレイは、少なくとも有機材料を用いた発光素子、その発光素子を駆動する駆動素子、画素の明暗を制御するためのスイッチング素子が必要になり、駆動素子とスイッチング素子として、上述した第１〜第１６の薄膜トランジスタを用いる。このとき、スイッチング素子には例えば第１あるいは第２の実施形態などの対象レイアウトＴＦＴを用いる必要がある。駆動素子は、対称レイアウトＴＦＴでも非対象レイアウトＴＦＴのどちらでもよい。
以下、より詳細な表示装置構成と回路例を説明する。
【０１２３】
［表示装置および画素回路の構成例］
図１７に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＸＬＣ）３がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する垂直駆動回路（Ｖスキャナ）４および水平駆動回路（Ｈセレクタ：ＨＳＥＬ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（ＤＳＣＮ）４１と、書き込み信号走査回路（ＷＳＣＮ）４２とを含んで構成されている。なお、Ｖスキャナ４とＨセレクタ５の他に、これらにクロック信号を与える回路や制御回路(ＣＰＵ等)など、不図示の回路も設けられている。
【０１２４】
図１８の回路図に、有機発光ダイオードと、その制御のために画素ごとに設けられている画素回路とを示す。
図４に図解する画素回路３は、電気光学素子としての有機発光ダイオードＯＬＥＤ、ＮＭＯＳトランジスタからなるサンプリング・トランジスタＳＴ、ＰＭＯＳトランジスタからなる駆動トランジスタＤＴ、および、補正部３Ａを有する。
有機発光ダイオードＯＬＥＤのカソードが第２電源電圧ＶＳＳ１に接続されている。
【０１２５】
駆動トランジスタＤＴは、有機発光ダイオードＯＬＥＤのアノードと第１電源電圧ＶＤＤ１との間に接続されている。駆動トランジスタＤＴは、第１電源電圧ＶＤＤ１と第２電源電圧ＶＳＳ１との電位差に応じて流れる駆動電流量を制御する。
駆動トランジスタＤＴの特性、特に閾値電圧Ｖｔは、有機発光ダイオードＯＬＥＤの駆動電流量に直接的に影響し、この閾値電圧Ｖｔがばらつくと、有機発光ダイオードＯＬＥＤの発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。補正部３Ａは、これらのバラツキ補正のために設けられ、その構成は任意である。
【０１２６】
補正部３Ａはサンプリング・トランジスタＳＴのソースとドレインの一方と、駆動トランジスタＤＴのゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードＯＬＥＤのアノードと駆動トランジスタＤＴのゲート間等に接続される素子（キャパシタやトランジスタ等）が、この補正部３Ａに含まれる。
【０１２７】
サンプリング・トランジスタＳＴのソースとドレインのもう片方は、信号入力線ＳＩＧに接続されている。信号入力線ＳＩＧにデータ電圧Ｖｓｉｇが印加される。サンプリング・トランジスタＳＴは、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。
また、サンプリング・トランジスタＳＴは、補正部３Ａ内の、例えばオフセットレベル（初期レベル）を取り込むトランジスタと兼用されることがある。その場合、信号入力線ＳＩＧに、このオフセットレベルとデータ電圧Ｖｓｉｇを交互に印加する必要がある。
【０１２８】
このため、サンプリング・トランジスタＳＴは、補正部３Ａ側のノードと信号入力線ＳＩＧ側のノードにおいて、ソースとドレインの機能が頻繁に入れ替わる。
よって、サンプリング・トランジスタＳＴとして、前述した第１〜第１６の実施形態に関わるＴＦＴのうち、対称レイアウトＴＦＴを用いるとよい。
【０１２９】
アクディブマトリックス駆動では、サンプリング・トランジスタＳＴによるデータ書き込みおよび発光開始を、画素配列における各画素に対し配列順に行い、発光終了については、他の画素の駆動期間に重ねて任意に制御できる。そのためアクディブマトリックス駆動では、低電流駆動で高輝度が得られる。
【０１３０】
その発光制御に用いる駆動トランジスタＤＴは、ソースが有機発光ダイオードＯＬＥＤのアノードに接続され、ドレインが正電源に接続されるため、ソースとドレインの機能が入れ替わることは通常ない。そのため、駆動トランジスタＤＴとして、前述した第１〜第１６の実施形態に関わるＴＦＴのうち、対称レイアウトＴＦＴのほかに、非対称レイアウトＴＦＴを用いることも可能である。
なお、サンプリング・トランジスタＳＴをＰＭＯＳトランジスタ、駆動トランジスタＤＴをＮＭＯＳトランジスタとすることもできる。
【０１３１】
本実施の形態では、図１６に示す駆動トランジスタＤＴやサンプリング・トランジスタＳＴに、第１〜第１６の実施形態で述べたＴＦＴを用いることで、以下の利益が得られる。
【０１３２】
上記構成のＴＦＴは、エッジポイントとゲート電極が離れており、そのため低いオフリーク電流、低いオン抵抗、および、低い寄生容量といった特性をバランスよく有する。そのため、ディスプレイ装置に用いられる薄膜トランジスタにおいて、ゲートオフ時にソースとドレイン電極間に流れるリーク電流増大に起因する画素の滅点や輝点の不良を有効に防止することができる。また、高い周波数に追従して動作できるため高い動画表示性能のディスプレイにも適用できる。さらに、オン抵抗が小さいため、より輝度が高い表示を可能とする。
【０１３３】
また、オフリーク電流が抑制され、オン抵抗が小さいため電流ロスが小さいことから、表示装置の消費電力が低減する。
【０１３４】
なお、有機ＥＬ素子（ＬＥＤの一種）以外のＬＥＤを発光素子として用いるＬＥＤ表示装置、あるいは、プラズマ表示装置等において、その画素回路素子に、上記実施形態のＴＦＴを用いることができる。また、表示装置以外でも、低リーク特性、低オン抵抗、低寄生容量を同時に満足させる用途であれば、上記第１〜第１６の実施形態のＴＦＴを好適に応用できる。
【符号の説明】
【０１３５】
１…有機ＥＬディスプレイ、３…画素回路、１０Ａ,１０Ｂ,１０Ｃ…ＴＦＴ部、１３…ゲート電極、１５…半導体膜、１５ａ…チャネル形成領域、１５ｂ,１５ｃ…ソース・ドレイン領域、１６…半導体チャネル保護膜、１８…第１ＳＤ電極、１９…第２ＳＤ電極、３０…輪郭部分、３１…エッジポイント、ＤＴ…駆動トランジスタ、ＳＴ…サンプリング・トランジスタ
【技術分野】
【０００１】
本発明は、基板と絶縁された状態でその上に積層された半導体薄膜に対し、チャネルの形成を制御するためのゲート電極や２つのソース・ドレイン電極を有する薄膜トランジスタを具備する半導体デバイスに関する。また、本発明は、薄膜トランジスタを画素回路素子として用いる表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタは、例えば表示装置の画素回路内の一素子として用いる場合、ゲートオフ時にソース・ドレイン間に流れる電流が大きいと表示画像に滅点や輝点を引き起こして、これが画素特性異常となる。このため、薄膜トランジスタに対してオフ電流を抑制することが求められる。その一方で、輝度を高くする観点からは、オン抵抗を低くして、必要なオン電流を確保することも重要である。したがって、薄膜トランジスタのオン電流とオフ電流の比（オン・オフ比）を向上させることが求められている。また、薄膜トランジスタは、電流制御の応答性が高い、つまり周波数特性が良いことも求められる。
【０００３】
これらの要求は、表示装置の画素回路素子以外でも、用いられる回路の特性によって一般的に求められる。
【０００４】
同一の半導体膜中にチャネル形成領域と、その両側に２つのソース・ドレイン領域を有する、いわゆるプレーナ型のＴＦＴ構造が知られている（例えば、特許文献１,２参照）。
【０００５】
上記特許文献１では、プレーナ型の薄膜トランジスタにおいて、オン電流を低下させずにオフ電流を抑制する方法として、ゲートオーバーラップＬＤＤ構造が提案されている。この構造では、ゲート電極をＬＤＤ領域をオーバーラップする２層構造として、２層のゲート形成過程で自己整合的に低濃度のＬＤＤ領域を形成する。このとき自己整合的にＬＤＤ流域が形成できるため、ソース・ドレイン領域とＬＤＤ領域の合わせずれが無視でき、製造時の特性ばらつきを抑えることができる。
【０００６】
この構造では、２層目のゲート電極がＬＤＤ領域にオーバーラップしているため、オン動作時にＬＤＤ領域の導電率が向上してオン抵抗が小さくなる。このような構造は、ＧＯＬＤＤ（Gate Overlapped Lightly Doped Drain）構造と呼ばれる。
また、ＬＤＤ領域にオーバーラップする上層の第２ゲート電極を、チャネル形成領域と対向する下層の第１ゲート電極より高抵抗の導電材料を用いることで寄生容量を低減する。
【０００７】
前記特許文献２では、ＬＤＤ領域上部の絶縁膜を厚く形成してゲート電圧からの電界緩和を図っている。これに加えてドレイン領域の不純物濃度にも勾配を持たせている。
【０００８】
一方、いわゆるスタガ型というＴＦＴ構造が知られている（例えば、特許文献３,４参照）。
このタイプのＴＦＴは、チャネルが形成される半導体薄膜とは別の層（薄膜）にソース・ドレイン不純物領域を形成する構造を採る。この場合、ゲート電極が、半導体薄膜より下層に配置されるボトムゲート・スタガ型（逆スタガ型）と、上層に配置されるトップゲート・スタガ型（スタガ型）の２種が存在する。
【０００９】
上記特許文献３は、ボトムゲート型またはトップゲート型のスタガ構造において、オフ電流の低減のために、ソース・ドレイン領域の不純物層中の濃度をチャネル側に向かって低濃度に形成している。
【００１０】
また、上記特許文献４では、オフ電流と寄生容量を共に低減することを目的として、ゲート電極に平面視で凹凸の端面形状を形成し、その凹凸の端面に対してソース電極およびドレイン電極が部分的かつ離散的に重なるレイアウト形状を提案している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−３１３８０８号公報
【特許文献２】特開２００６−３１３７７６号公報
【特許文献３】特開２００８−２５８３４５号公報
【特許文献４】特開平５−２７５６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１に記載されているように、リーク電流をＬＤＤ領域により低減する構造では、ＬＤＤ領域のドレイン端電界緩和によりリーク電流をある程度低減できる。しかしながら、この構造では、電流経路に一律に形成されたＬＤＤ領域による直列抵抗部が電流経路の直列抵抗を増大させるため、それだけオン電流のロスが発生する。
【００１３】
オン電流確保の観点から、ＬＤＤ領域の濃度を高くする（低抵抗化する）と、チャネルドレイン端の高電界領域でキャリア発生率が高くなりオフ電流が増大する。
このように、ＬＤＤ領域による解決ではオフ電流の低減と、オン電流の確保にトレードオフが存在する。
【００１４】
上記特許文献２や３では、絶縁膜構造が複雑で、あるいは不純物濃度勾配がばらつくなどの不利益がある。そのため、オフ電流の低減効果が十分に得られない。
【００１５】
その一方で、寄生容量の低減も重要であり、上述した特許文献１〜３は、ゲート電極をドレイン領域やソース領域にオーバーラップさせるが、そのオーバーラップ面積が広いと寄生容量が増大して高速動作を阻害する。
【００１６】
上記特許文献４では、寄生容量低減とリーク電流低減のトレードオフを緩和するものである。より詳細に、上記特許文献４は、ボトムゲート・スタガ型において、ドレイン電極が半導体薄膜と接触する電極エッジに対してゲート電極の凸部を離散的に重ねるレイアウトを採用している。
【００１７】
しかしながら、この構造ではゲート幅方向（チャネル電流方向と直交する方向）で、ゲート電極の電界支配を受けるチャネル領域が半減するため、電流駆動能力が不足し、オン抵抗が大きい場合と同じように大きな電流を流せない。つまり、この構造では、寄生容量とリーク電流のトレードオフはある程度緩和できても、見かけ上のオン抵抗が大きくなるため実用に耐えない。
【００１８】
このように、特許文献１〜４に記載の技術では、オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和することができない。このため、これらの既存の薄膜トランジスタを表示装置の画素回路素子として用いると、輝点や滅点を防止しながら画像の高速表示ができない。
【００１９】
本発明は、オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和することができる薄膜トランジスタを有する半導体デバイスを提供するものである。また、本発明は、かかる薄膜トランジスタを画素回路素子に用いた表示装置を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の第１の観点に関わる半導体デバイスは、少なくとも表面部が絶縁性である基板に積層された積層構造内に薄膜トランジスタが形成されている。
前記薄膜トランジスタは、ゲート電極と、半導体膜と、前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、２つのソース・ドレイン電極と、を有する。前記２つのソース・ドレイン電極は、前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する。
そして、前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している。
【００２１】
上記構成によれば、前記２つのソース・ドレイン電極の少なくとも一方がドレイン電極として機能する場合に、当該ドレインとなる電極は、前記半導体膜と接する領域の輪郭部分に電流が集中する。そのとき、輪郭部分に近い電極領域からは、その電流経路の抵抗が最も小さくなる輪郭部分の箇所を通ってチャネル形成領域に電流が流れ込む。一方、その余の電極部分からの電流は、輪郭部分の両端、つまり２つのエッジポイントに集中する。なお、輪郭部分の長さと、このドレインとなるソース・ドレイン電極の幅（通常、チャネル幅方向の長さ）とが同一の場合でも、電極エッジは応力が集中しているため、電流が集中しやすい。いずれにしても、２つのエッジポイントには他の輪郭部分の領域より電流が集中しやすい。
【００２２】
この現象は当該薄膜トランジスタがオン状態のときと同様に、オフ状態のときでも生じる。つまり、Ｎチャネル型を例にすると、オフ状態では、通常、ソースとドレインがバイアスされるが、ゲート電極はオン状態より低い０[Ｖ]または負電圧にバイアスされる。そのときソースとドレイン間のバイアスによって電流が流れようとする。しかし、ゲートバイアスでチャネルが強制的にオフされるため、その電流が阻止されるが、ドレイン電極や基板深部等を通る経路などのリークパスを通ってオフ電流が流れる。その場合、オン電流と同様に、ドレインとなるソース・ドレイン電極の前記輪郭部分の両端（２つのエッジポイント）にオフ電流が集中する。この電流集中は、前記輪郭部分に対して電極面積が大きければ大きいほど強くなるし、あるいは、２つのエッジポイントが電極層のエッジの場合でも強くなる。
【００２３】
本発明では、この２つのエッジポイントをゲート電極パターンの外側に、より望ましくは一定距離以上離して位置させたレイアウトパターンとなっている。
Ｎチャネル型の場合、一般に、オフ電流は、ドレイン端近傍のチャネル部の高電界領域でイオンインパクト化によって生じたキャリアのうち、電子がドレイン電極に流れ込み、ホールが基板深部等のパスを通って流れることで発生する。そして、この現象は、ゲート負バイアス、かつ、ドレイン正の高バイアス時において、ゲートとドレイン間の電圧が大きくなる動作領域でより顕著に現れる。
【００２４】
一方、リーク電流にはトランジスタのチャネル幅に依存する成分と依存しない成分をもっている。チャネル幅に依存しない成分はチャネル幅を決めている半導体膜とドレイン電極が接するエッジに起因したリーク成分となっている。そして、上記の理由から、このチャネル幅に依存しない成分は、２つのエッジポイントを通るパスを流れる電流が支配的となる。そこで、本発明では、ゲート電極を、この２つのエッジポイントから遠ざける。このとき、インパクトイオン化が生じるキャリア発生箇所と、リーク電流が集中しやすい電極エッジ箇所との距離を少し離すだけで、オフ電流は桁違いに低減する。
【００２５】
本発明に関わる表示装置は、複数の画素回路を有し、前記複数の画素回路の各々が、少なくとも表面部が絶縁性である基板に積層された積層構造内に第１および第２の薄膜トランジスタを回路素子として含む。
前記第１および第２の薄膜トランジスタの各々は、ゲート電極と、半導体膜と、前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、２つのソース・ドレイン電極と、を有する。前記２つのソース・ドレイン電極は、前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する。
そして、前記第１および第２の薄膜トランジスタの少なくとも一方は、前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している。
【発明の効果】
【００２６】
本発明によれば、オン抵抗を犠牲にしないで寄生容量とリーク電流のトレードオフを解消または緩和することができる薄膜トランジスタを有する半導体デバイスを提供することができる。また、本発明によれば、かかる薄膜トランジスタを画素回路素子に用いた表示装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に関わるＴＦＴの主要部の平面図である。
【図２】図１のＡ−Ａに沿った段面構造図である。
【図３】第１の実施形態に関わるＴＦＴ構造の製造途中の断面図である。
【図４】第２の実施形態に関わるＴＦＴの主要部の平面図である。
【図５】図４のＢ−Ｂに沿った段面構造図である。
【図６】第３の実施形態に関わるＴＦＴの主要部の平面図である。
【図７】図６のＣ−Ｃに沿った段面構造図である。
【図８】第４の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図９】第５および第６の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１０】第５および第６の実施形態に関わるＴＦＴの製造途中の断面図である。
【図１１】第７および第８の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１２】第９および第１０の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１３】第１１および第１２の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１４】第１３〜第１６の実施形態に関わるＴＦＴの簡略化した平面図と縦方向の略式構成図である。
【図１５】比較例に関わるＴＦＴの平面図と、電界分布のシミュレーション結果を示す３Ｄグラフである。
【図１６】比較例に関わるＴＦＴのリーク特性のグラフである。
【図１７】第１７の実施形態に関わる有機ＥＬディスプレイのブロック図である。
【図１８】図１７の有機ＥＬディスプレイの画素回路図である。
【発明を実施するための形態】
【００２８】
本発明の実施形態を、図面を参照して以下の順で説明する。
【００２９】
１．本発明が適用可能なＴＦＴ構造の類型：以下の実施形態の説明を簡略化するため、ＴＦＴ構造の類型をまとめて示す。
２．本発明が適用されたＴＦＴのレイアウトパターンの種類：ドレイン電極エッジ（厳密には、後述する「ソース・ドレイン電極の輪郭部分」）に対するゲート電極パターンの重ね合わせ形状の種類をまとめて示す。
３．第１の実施の形態：ボトムゲート・スタガ型のＴＦＴ構造において、ゲート電極が輪郭部分と重ならないタイプの実施形態である。
４．第２の実施の形態：直線状の輪郭部分にゲート凸部を重ね合わせタイプの実施形態である。
５．第３の実施の形態：ボトムゲート・スタガ型のＴＦＴ構造において、輪郭部分の凸部に対し直線状のゲートエッジを重ね合わせタイプの実施形態である。
６．第４の実施の形態：ボトムゲート・スタガ型のＴＦＴ構造において、ゲート電極がその全幅で輪郭部分に重なるタイプの実施形態である。
７．第５および第６の実施の形態：半導体チャネル保護膜が省略された実施形態であり、第５の実施形態は第１の実施形態と同タイプ、第６の実施形態は第４の実施形態と同タイプである。
８．第７および第８の実施の形態：第５および第６の実施形態で、ソース・ドレイン電極と半導体膜の上下の位置関係を逆にした場合の実施形態である。
９．第９および第１０の実施の形態：第７および第８の実施形態をトップゲート型に変更した場合の実施形態である。
１０．第１１および第１２の実施の形態：プレーナ型の実施形態である。
１１．第１３〜第１６の実施の形態：プレーナ型で半導体チャネル保護膜を有する場合の実施形態である。
１２．比較例とその改善点。
１３．第１７の実施の形態：有機ＥＬディスプレイの実施形態である。
【００３０】
＜１．ＴＦＴ構造の類型＞
本発明の実施形態に関わる薄膜トランジスタ（ＴＦＴ）は、少なくとも表面部が絶縁性である基板に積層された積層構造内に、ゲート電極、チャネルが形成される半導体薄膜、ゲート絶縁膜、および、２つのソース・ドレイン電極を積層させた構造を有する。
【００３１】
半導体膜材料に多結晶シリコンを用いた薄膜トランジスタでは、比較的高温の熱処理が使えるため、イオン注入と不純物活性化が製造工程で用いられる。そのため、好適には、半導体膜中にチャネル形成領域と２つのソース・ドレイン領域を形成するいわゆるプレーナ型のＴＦＴ構造が使われる。２つのソース・ドレイン領域は、平面視でチャネル領域を挟む位置に逆導電型の不純物を比較的高濃度に導入された半導体膜の一部領域として形成される。
【００３２】
プレーナ型のＴＦＴ構造は、半導体膜薄膜に対して、ゲート電極がトップ（反基板）側にくるかボトム（基板）側にくるかで、それぞれ「トップゲート型」と「ボトムゲート型」がある。本発明が実施可能なタイプは、半導体膜材料が多結晶シリコンであることを考慮すると「ボトムゲート・プレーナ型」が好適である。なお、この記載は、「トップゲート・プレーナ型」への本発明の適用を排除するものではない。
【００３３】
一方、非晶質シリコンや微結晶Ｓｉでは低温で半導体膜を形成する必要があるため、チャネル形成領域とソース・ドレイン領域が異なった半導体膜に形成される、いわゆるスタガ型が好適に用いられる。また、ソース・ドレイン領域に対してゲート電極がボトム側にくるＴＦＴ構造を「ボトムゲート・スタガ型」、ソース・ドレイン領域に対してゲート電極がトップ側にくるＴＦＴ構造を「トップゲート・スタガ型」と呼ぶ。ボトムゲート・スタガ型のことを「逆スタガ型」と呼ぶこともある。
【００３４】
＜２．レイアウトパターンの種類＞
本発明の適用に際しては、２つのソース・ドレイン電極の少なくとも一方が、チャネルが形成される半導体膜と接する領域に着目する。この領域はソース・ドレイン電極が当該半導体膜と面で接する場合の平面領域の場合と、側面で接する側面領域の場合がある。
そして、この領域において、ソース・ドレイン電極の「輪郭部分」を規定し、その両端部の点を、「エッジポイント」と呼ぶ。
【００３５】
この前提の下、本発明の適用要件は、「２つのエッジポイントの各々が、平面視（即ち、レイアウトパターン）でゲート電極の外側に位置する」ことである。この要件の具体的な態様は後述するが、エッジポイントを両端とする上記輪郭部分に対してゲート電極がどのように重なるかに応じて、以下のレイアウトパターンの種類（場合）がある。
【００３６】
ゲート電極と輪郭部分が重ならない場合（第１の場合）も本発明の適用範囲である。
これに対し、２つのエッジポイント間の輪郭部分に対して、ゲート電極が一箇所で重なる場合がある。その場合、さらに詳細には、ゲート電極の凸部が直線状の輪郭部分と重なる第２の場合と、逆に輪郭部分の凸部に対して直線状のゲート電極エッジが重なる第３の場合がある。また、ゲート幅そのものが輪郭部分の幅より小さく、ゲート電極は、その全幅で輪郭部分に重なる第４の場合がある。
【００３７】
なお、エッチングストッパとして機能する半導体チャネル保護膜の有無でも上記輪郭部分の規定の仕方が変わってくるが、その詳細は下記の実施形態で明らかにする。
【００３８】
＜３．第１の実施の形態＞
第１の実施形態は、ボトムゲート・スタガ型で、かつ、上記第１の場合、つまりゲート電極が上記輪郭部分と重ならない場合に関する。
【００３９】
図１は、ＴＦＴ部の平面図である。また、図２は、図１のＡ−Ａ線に沿った段面構造図である。
【００４０】
図２に図解するＴＦＴ部１０Ａにおいて、ガラス等からなる基板１１に下地層（絶縁層の一種）を介して、所定のゲートメタル層（ＧＭ）、例えばモリブデン（Ｍｏ）等の高融点金属からなるゲート電極１３が形成されている。ゲート電極１３は数十［ｎｍ］、例えば６５［ｎｍ］程度の膜厚を有する。
ゲート電極１３は、例えば表示画素回路内の他の素子と接続する内部配線を兼用する。そのため、例えば図１に示すように縦長の配線状に形成される。
【００４１】
図２に示すように、ゲート電極１３は絶縁層１２の表面部に埋め込まれるように形成することが望ましい。これは、絶縁層１２とゲート電極１３の表面が平坦化されるためである。この表面が平坦化されると、ゲート段差がないため、その部分で膜応力がかからないことから、上方の半導体膜や、その電極接触部の電界集中等が緩和できる。なお、そのような不都合がなければ、絶縁層１２の表面に、ゲート電極膜（Ｍｏ等の膜）を成膜して加工するプロセスでゲート電極１３を形成してもよい。
【００４２】
ゲート電極１３およびその周囲の絶縁層１２の表面を覆うように、ゲート絶縁膜１４が形成され、その上に、アモルファスシリコン（α−Ｓｉ）または微結晶シリコン（μ−ｃＳｉ）からなる半導体膜１５が形成されている。
【００４３】
ゲート絶縁膜１４は、単層の酸化シリコン膜でもよいが、多層膜としてもよい。多層膜の場合、下層の窒化シリコン（ＳｉＮ）膜とその上の酸化シリコン（ＳｉＯ２）膜が好適である。膜厚については、ＳｉＮ膜を十数〜数十［ｎｍ］、例えば２０［ｎｍ］、ＳｉＯ２膜を百数から数百［ｎｍ］、例えば２９０［ｎｍ］とする。
【００４４】
半導体膜１５は、ＴＦＴ部ごとに孤立したパターンを有し、図２の段面ではゲート絶縁膜１４の上面全域に形成されている。半導体膜１５は、微結晶シリコンからなる場合、十数［ｎｍ］、例えば１５［ｎｍ］と非常に薄い膜である。
【００４５】
半導体膜１５上に、図１に示す矩形パターンの比較的厚い絶縁膜からなる半導体チャネル保護膜１６が形成されている。また、半導体チャネル保護膜１６の望ましい端面は、図２のように緩やかなスロープを有する順テーパー形状に加工されている。そして、チャネル中央部に向かってチャネル方向（図の断面方向）の左右両側から、第１ソース・ドレイン（ＳＤ）電極１８と、第２ソース・ドレイン（ＳＤ）１９が、当該半導体チャネル保護膜１６のスロープを乗り上げるように形成されている。
【００４６】
ここで第１ＳＤ電極１８がドレイン電極、第２ＳＤ電極１９がソース電極として機能する。この場合、いわゆる「ドレイン端」は、半導体膜１５と第１ＳＤ電極１８との接触領域のチャネル中央寄りのエッジを指す。この「接触領域」は、第１の実施形態の場合、図１に太い実線で示すように、チャネル方向（いわゆるチャネル長方向）と直交する、いわゆるチャネル幅方向のラインとなる。図１において、半導体膜１５と第１ＳＤ電極１８が接触する「接触領域」が斜線を付して示している。したがって、この太い実線で示すラインは、第１ＳＤ電極１８と半導体膜１５が接する領域の輪郭部分に該当する。以下、接触領域のチャネル中央寄りエッジを「輪郭部分３０」と呼ぶ。また、輪郭部分３０の両端を「エッジポイント３１」と呼ぶ。
【００４７】
なお、第２ＳＤ電極１９についても、図１に示すように、輪郭部分３０とエッジポイント３１が規定される。
【００４８】
第１ＳＤ電極１８および第２ＳＤ電極１９は、本例では、それぞれ４層から形成される。つまり、下層から、ソース・ドレイン領域が形成されるＳＤ半導体膜１７Ａ、下部電極膜１７Ｂ、主配線膜１７Ｃおよび上部電極膜１７Ｄから、第１および第２ＳＤ電極１８,１９の各々が構成されている。
【００４９】
ＳＤ半導体膜１７Ａは、例えばＮ型不純物が高濃度に添加された半導体膜である。スタガ構造では、このようにソース・ドレイン領域の形成のための半導体膜をチャネルが形成される半導体膜１５と異なる膜として形成している。ＳＤ半導体膜１７Ａの膜厚は数十［ｎｍ］、例えば５０［ｎｍ］である。
【００５０】
厚い主配線膜１７Ｃは、低抵抗配線材料、例えばＡｌから形成される。この場合に下地層との反応防止やフォトリソグラフィにおける反射防止のために、その上下に薄い高融点金属などの膜を介在させる。ここでは、主配線膜１７Ｃが数百から千百［ｎｍ］、例えば９００［ｎｍ］のＡｌ膜から形成し、下部電極膜１７Ｂを例えば５０［ｎｍ］程度のＴｉ膜から形成している。また、上部電極膜１７Ｄを例えば５０［ｎｍ］程度のＭｏ膜から形成している。
【００５１】
半導体チャネル保護膜１６は、この第１および第２ＳＤ電極１８,１９を加工するときのエッチングから、チャネル形成領域を保護している。第１および第２ＳＤ電極１８,１９は、その保護のための厚さを有するが、これは第１および第２ＳＤ電極１８,１９との総合的な応力バランスを保つためにも役立っている。
半導体チャネル保護膜１６で被覆された半導体膜１５の領域がチャネル形成領域となり、半導体チャネル保護膜１６のスロープ下端がドレイン端とソース端となる。図２は図１に示すＡ−Ａ線の断面を示すため、半導体チャネル保護膜１６のスロープ端付近がエッジポイント３１となっている。
【００５２】
本実施形態では、この２つのエッジポイント３１が、平面視でゲート電極１３の外側に位置するという特徴がある。
本実施形態では、そのために、特に電界が集中するドレイン側のエッジポイント３１（図１,図２の右側のエッジポイント３１）が、ゲート電極１３から離れるようにオフセットゲート構造にしている。つまり、ゲート電極１３は、その幅中心がチャネル形成領域の中央からソース側にずれるようにオフセット配置されている。
【００５３】
ここでエッジポイント３１から第１ＳＤ電極１８までの距離Ｄａ（図１）は、所定距離Ｄ０以下とすることが望ましい。
【００５４】
ところで、半導体チャネル保護膜１６と第１ＳＤ電極１８が輪郭同士で重なるエッジポイント３１では、その下方の半導体膜１５にかかる応力も大きく、そのことが非常に薄い半導体膜１５にとってリーク増大の一因となっている。つまり、例えば、第２ＳＤ電極１９を０[Ｖ]として、第１ＳＤ電極１８に正の電圧を印加した場合、第１ＳＤ電極１８の抵抗率が低いので、チャネル形成領域に最も近い図１の輪郭部分３０に電流が集中する。そのなかでもエッジポイント３１は応力の関係で電界が集中しやすく、このエッジポイント３１を通って多くの電流が流れる。
【００５５】
この現象は当該ＴＦＴがオン状態のときと同様に、オフ状態のときでも生じる。つまり、Ｎチャネル型を例にすると、オフ状態では、通常、ソースとドレイン（第１ＳＤ電極１８と第２ＳＤ電極１９）がバイアスされるが、ゲート電極１３はオン状態より低い０[Ｖ]または負電圧にバイアスされる。そのときソースとドレイン間のバイアスによって電流が流れようとする。しかし、ゲートバイアスでチャネルが強制的にオフされるため、その電流が阻止されるが、ドレイン電極（第１ＳＤ電極１８）や基板深部等を通る経路などのリークパスを通ってオフ電流が流れる。その場合、オン電流と同様に、ドレインとなるソース・ドレイン電極（第１ＳＤ電極１８）の輪郭部分３０の両端（２つのエッジポイント３１）にオフ電流が集中する。この電流集中は、輪郭部分３０に対して電極面積が大きければ大きいほど強くなるし、あるいは、２つのエッジポイントが電極層のエッジの場合（本実施形態の場合）でも強くなる。
【００５６】
本実施形態では、この２つのエッジポイント３１をゲート電極１３の外側に、より望ましくは一定距離Ｄ０以上離して位置させたレイアウトパターンとなっている。
Ｎチャネル型の場合、一般に、オフ電流は、ドレイン端近傍のチャネル部の高電界領域でイオンインパクト化によって生じたキャリアのうち、電子がドレイン電極（第１ＳＤ電極１８）に流れ込み、ホールが基板深部等のパスを通って流れることで発生する。そして、この現象は、ゲート負バイアス、かつ、ドレイン正の高バイアス時において、ゲートとドレイン間の電圧が大きくなる動作領域でより顕著に現れる。
【００５７】
一方、リーク電流にはＴＦＴのチャネル幅に依存する成分と依存しない成分をもっている。チャネル幅に依存しない成分はチャネル幅を決めている半導体膜１５とドレイン電極（第１ＳＤ電極１８）が接するエッジ（輪郭部分３０）に起因したリーク成分となっている。そして、上記の理由から、このチャネル幅に依存しない成分は、２つのエッジポイント３１を通って流れる電流が支配的となる。そこで、本実施形態では、ゲート電極１３を、この２つのエッジポイント３１から遠ざける。このとき、インパクトイオン化が生じるキャリア発生箇所と、リーク電流が集中しやすい電極エッジ箇所との距離を少し離すだけで、オフ電流は桁違いに低減する。
【００５８】
具体的に、所定距離Ｄ０は、リソグラフィ技術におけるパターンの合わせずれを考慮して、最大の膜応力が、例えば第１ＳＤ電極１８の中心部下方の半導体膜１５と同程度とみなせる定常の膜応力近くにまで小さくなる範囲で、この距離を規定するとよい。
【００５９】
なお、オフセットゲート配置は、「２つのソース・ドレイン電極の少なくとも一方に対して、その外側に２つのエッジポイントを位置させる」という要件を満たすための一手段に過ぎない。この点で、本実施形態における図示した構造およびレイアウトは、単なるオフセットゲート構造とは本質的に異なる。
また、第１および第２ＳＤ電極１８,１９で、ソースとドレインの役割が逆の場合は、図１のレイアウトはミラー対称配置となり、例えばオフセットゲート構造では、ゲート電極１３が、その幅中央がチャネル中央に対して第１ＳＤ電極１８寄りにシフトさせたレイアウトをとることが可能である。
【００６０】
［製造方法］
図３（Ａ）〜図３（Ｅ）に、上記構造をもつＴＦＴ部の製造途中の断面図を示す。図３では、主に、半導体チャネル保護膜の形成と、これに続く配線加工のプロセスまでを開示する。また、図３は、ＴＦＴ部と、それに近接する他の部分（例えば容量素子や配線部）を示している。この配線加工のプロセスを特に、「エッチングストッパ型プロセス」という。
【００６１】
ボトムゲート型ＴＦＴとするために、まず、ガラス等からなる基板９の絶縁面の上に、ゲートメタル（ＧＭ）を成膜して、これを加工する等の工程によってパターンニングされたゲート電極１３を形成する（図３（Ａ））。
このとき、近くの領域には、容量素子の電極あるいは配線の裏打ち層等となるゲートメタル層１３Ａが同時形成される。
【００６２】
次の図３（Ｂ）の工程では、まず、ゲート電極１３を覆う酸化シリコンもしくは窒化シリコンからなるゲート絶縁膜１４が形成され、その上にトランジスタのチャネル形成領域となるアモルファスシリコンもしくは微結晶シリコンからなる半導体膜１５を形成する。
その後、窒化シリコン等を厚く成膜し、これをパターンニングすることによって、半導体チャネル保護膜１６をゲート電極１３の上層に一部重ねて形成する。このとき、図１のオフセット構造とするには、ゲート電極１３に対して、半導体チャネル保護膜１６を一方向にずらして形成する。
【００６３】
図２にも示すＳＤ半導体膜１７Ａと下部電極膜１７Ｂを、それぞれの成膜方で重ねて形成し、これらの膜をパターニングする。このときのエッチングでは、続けて、ＳＤ半導体膜１７Ａと下部電極膜１７Ｂに保護された領域以外の半導体膜１５を除去する。これにより、半導体膜１５は半導体チャネル保護膜１６もしくはＳＤ半導体膜１７Ａの下に自己整合的に形成される。
【００６４】
図３（Ｃ）の工程では、表出したゲート絶縁膜１４の上層膜（例えばＳｉＯ２膜１４Ｂ）の上面に、所定の位置で開孔するレジスト（不図示）を形成して、ＳｉＯ２膜１４Ｂと、その下のＳｉＮ膜１４Ａをエッチングして、コンタクト孔１４Ｃを開孔する。
【００６５】
図３（Ｄ）の工程では、第１および第２ＳＤ電極１８,１９となる主配線膜１７Ｃと上部電極膜１７Ｄを成膜し、これらを順次エッチングして、所望のパターンを形成する。これにより、第１ＳＤ電極１８および第２ＳＤ電極１９が、チャネル形成領域の上方で分離して形成され、また、他の領域ではコンタクト孔１４Ｃを通して下層のゲートメタル層１３Ａに接続する配線２０が形成される。
このときのエッチングでは、図３（Ｃ）の工程でパターニングしたＳＤ半導体膜１７Ａと下部電極膜１７Ｂを、チャネル形成領域の上方でエッチオフしてもよいが、図１のように残してもよい。エッチング時のダメージが厚い半導体チャネル保護膜１６で素子され、半導体膜１５のチャネル形成領域が保護される。
【００６６】
＜４．第２の実施の形態＞
本実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜１６を有し、かつ、直線状の輪郭部分３０に対してゲート電極の凸部が一箇所で重なる（前記第２の）場合の実施形態である。
図４に平面図、図５に図４のＢ−Ｂ線の断面図を示す。
【００６７】
本実施形態が第１の実施形態（図１）と異なる点は、ソースとドレインのレイアウトがチャネル中心から左右に対象となっている点が第１に挙げられる。第２に、ゲート電極１３がソース側とドレイン側のそれぞれに平面視で突出する凸部１３Ｂを有している。そして、この凸部１３Ｂが輪郭部分３０に対して重なっている。このとき、凸部１３Ｂとエッジポイント３１との距離Ｄｃは、前述した一定距離Ｄ０以上とすることが望ましい。また、エッジポイント３１は、ゲート電極１３のストレート部分に対しても距離Ｄｂを置いているが、この距離Ｄｂも一定距離Ｄ０以上が望ましい。
【００６８】
本実施形態で、ゲート電極１３に電界支配されるチャネル形成領域が、ゲート電極１３から離れることでオフ電流が大幅に低減される点では、第１の実施形態と同様な効果を奏する。
【００６９】
これに加えて、凸部１３Ｂが最大限の幅で輪郭部分３０と重なっているため、輪郭部分３０の殆どの部分でチャネル形成領域が第１または第２ＳＤ電極１８,１９とほぼ直結する。そのため、単なるオフセット構造よりもソース抵抗またはドレイン抵抗が格段に小さくできる利益が得られる。
一方、第１の実施形態と比べると、ゲートとドレインまたはソース間のオーバーラップ容量（寄生容量）が増えるが、オン抵抗削減の効果が大きく、有用である。
【００７０】
なお、特に寄生容量を大きくする領域は、図４の網掛けで示す部分である。この部分は、ゲート電極１３の輪郭より内側であるため、ゲート電界と電気的に直接結合する領域であり、しかも、半導体チャネル保護膜１６の外側で、これに電極が乗り上げていない領域である。このため、この領域では、断面構造を想定すると、ゲート電極１３が、薄いゲート絶縁膜１４と半導体膜１５を介して第１または第２ＳＤ電極１８,１９と直接、容量結合している。
【００７１】
しかしながら、図１を見ると明らかなように、この領域は４つの小さい面積しか有しない。ゲート電極１３とエッジポイント３１の距離をリークが増大しない範囲で可能な限り小さくすると、つまり、この距離が上記所定距離Ｄ０の場合に、この４つの領域の面積が最小となって寄生容量も小さくなる。
本実施形態では、オフリークと寄生容量を共に低減する意味で、エッジポイント３１とゲート電極１３の距離を上記所定距離Ｄ０とすることが望ましい。
【００７２】
また、本実施形態のＴＦＴは、ソースとドレインの機能が電位関係で入れ替わる、例えばスイッチ素子として有用である。
なお、ドレインの機能が固定されている場合、ゲート電極の凸構造を第１ＳＤ電極１８側にのみ形成することも、本実施形態の範疇に属する。
【００７３】
ところで、ソースまたはドレインの片側で輪郭部分３０を横切る凸部１３Ｂを複数設ける、あるいは波型にすると、本実施形態で得られる効果が激減する。つまり、エッジポイント３１の長さのうち、凸部１３Ｂが横切る部分が低抵抗領域となるため、矩形または波形の凸部１３Ｂが複数あると、その離間部分だけ高抵抗のままであり、オン抵抗の低減が十分にできない。また、凸部１３Ｂの離間部分では、図４の網掛け示す領域と同様にオーバーラップ容量が大きくなるので、寄生容量が増大する。したがって、この２重の意味で、輪郭部分３０を複数の凸部が横切るレイアウト構造は望ましくない。
【００７４】
これに対し、レイアウトは、輪郭部分３０の両端のエッジポイント３１のそれぞれから、前述したリーク低減のみに必要な最小の距離（所定距離Ｄ０だけ離れた最大幅で、かつ単一の凸部１３Ｂを設けることが、第１の実施形態では最も好ましい。
【００７５】
図４において「Ｄｂ＝Ｄｃ＝Ｄ０」とすると、寄生容量を増加させる網掛け部の面積が最小となるので、さらに望ましい。なお、「Ｄｂ＝Ｄｃ＞Ｄ０」としても、寄生容量低減効果がある。
以上から、本実施形態で望ましい適用要件の第２は、「エッジポイント３１の各々は、ゲート電極１３の複数の辺に近接する場合、当該複数の辺から等距離をおいて離れている」ことである。
【００７６】
＜５．第３の実施の形態＞
本実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜１６を有し、かつ、輪郭部分３０の凹部に対して、ゲート電極の直線エッジが一箇所で重なる（前記第３の）場合の実施形態である。
図６に平面図、図７に図６のＣ−Ｃ線の断面図を示す。
【００７７】
第１の実施形態（図１）では、ゲート電極を凸状にして、これに直線状の輪郭部分３０が重なるレイアウト形状を示すものであった。
これに対し、本第３の実施形態に関わるＴＦＴ部１０Ｃは、凸部を輪郭部分３０が有するようにして、直線状のゲート電極１３のエッジに、この凸部が重なるレイアウト形状を示す。
【００７８】
より詳細に、図６において半導体チャネル保護膜１６が、ドレインとソースの両側に凹部を有する。この半導体チャネル保護膜１６のエッジは、図７に示すスロープ下端で第１または第２ＳＤ電極１８,１９が半導体膜１５と接触する輪郭部分３０を規定する。このため、輪郭部分３０は、チャネル中心側に突出する凸部３０Ａを有し４回折れ曲がった図６に示す屈折ライン状となる。第１または第２ＳＤ電極１８,１９のパターン外郭と、この屈折ライン（輪郭部分３０）が交わる２点が接触領域（斜めの斜線部分）と非接触領域の境界であり、ここがエッジポイント３１となる。
【００７９】
このレイアウトは、第２の実施形態と同様に、「ソース・ドレイン電極が半導体層と接触する領域の輪郭部分に対して、ゲート電極が単一の箇所で重なっている」態様の一例を構成する。
このため、ＴＦＴは、大きな凸部３０Ａの幅全域でチャネル形成領域が第１または第２ＳＤ電極１８,１９とほぼ接することになり、オン抵抗が低減されている。この効果は、第２の実施形態におけるゲート電極１３の凸部１３Ｂの幅（図４の縦方向のサイズ）と、第３の実施形態における半導体チャネル保護膜１６の凹部（輪郭部分３０の凸部）の幅が同じなら、ほぼ同等に得られる。
【００８０】
一方、図６に示す網掛け部分は、ゲート電極１３が薄い半導体膜１５等を介して第１または第２ＳＤ電極１８,１９と容量結合する部分である。この面積は、図４の場合より大きい傾向となりやすい。よって、第３の実施形態は、第２の実施形態より寄生容量が大きい傾向がある。
しかしながら、図４における距離Ｄｂ等はリーク低減のための制限を受けて、あまり小さくはできない場合でも、図６に示す距離Ｄｄはアライメントずれのみ考慮すれば良いから、より小さくできる。よって、寄生容量を第２の実施形態と第３の実施形態で同等レベルにまで抑えることは可能である。
【００８１】
なお、距離Ｄｄを設計センターでゼロとすることも可能である。その場合、アライメントずれ量が大きいと、凸部３０Ａがゲート電極１３のエッジに近接するが重ならない場合も発生する。その場合でも、その近接離間長に応じてオン抵抗値が上がるが、その代わり寄生容量はきわめて小さくできる利点がある。
オン抵抗を多少犠牲にしても寄生容量を小さくしたい場合は、このようなレイアウト設計も可能である。
【００８２】
以上、ボトムゲート・スタガ型を例として、主にレイアウトパターンの相違に着目して３つの実施形態を説明したが、これを基本として、ボトムゲート・スタガ型やプレーナ型にも本発明が同様に適用可能である。
レイアウトの詳細については既に述べたので、以下、簡略化した平面図と断面でみた構成図を用いて、その他の例を説明する。
【００８３】
＜６．第４の実施の形態＞
図８（Ａ）に簡略化した平面図、図８（Ｂ）に縦方向の略式構成図を示す。この略式構成図は、チャネルが形成される半導体膜とソース・ドレイン電極のチャネル長方向のおおよその重なり具合を示している。そして、そのエッジポイントに対してゲート電極が最短距離で近接する様子を、図８（Ｂ）には併せて示している。
【００８４】
第４の実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜１６を有し、かつ、ゲート電極１３が幅方向の全幅で輪郭部分３０と重なる（前記第４の）場合に関する。
図８（Ａ）に示すように、ゲート電極１３はその幅が、輪郭部分３０の長さより短く、ゲート電極１３が全幅で輪郭部分３０と重なっている。ゲート電極１３は、半導体膜１５より下層に配置され、エッジポイント３１に対して距離Ｄｅで近接している。この距離Ｄｅは前記所定距離Ｄ０以上が望ましく、これによりオフリークが大幅に低減される。
【００８５】
なお、ゲート電極１３の面積が小さいが、ソースとゲート間の寄生容量を大きくしてもよいのであれば、ソース側にゲート電極１３を延長して取出し配線としてもよい。
このレイアウトも、「ソース・ドレイン電極が半導体膜に接触する領域の輪郭部分に対して、ゲート電極が単一の箇所で重なっている」形態の一例である。
【００８６】
＜７．第５および第６の実施の形態＞
図９（Ａ）に第５の実施形態に関わる簡略化した平面図、図９（Ｂ）に第６の実施形態に関わる簡略化した平面図を示す。図９（Ｃ）は、第５および第６の実施形態に共通な縦方向の略式構成図である。
【００８７】
第５および第６の実施形態は、ボトムゲート・スタガ型ＴＦＴで、半導体チャネル保護膜がない場合に関する。とくに第５の実施形態は、第１の実施形態と同様にゲート電極１３が輪郭部分３０と重ならない（第１の）場合に関する。また、第６の実施形態は、前記第４の実施形態と同様に、ゲート電極１３が幅方向の全幅で輪郭部分３０と重なる（前記第４の）場合に関する。
【００８８】
図９（Ａ）および図９（Ｂ）に示すように、半導体チャネル保護膜がないため、第１および第２ＳＤ電極１８,１９が、半導体膜１５に乗り上げて、一部で重なっている。したがって、輪郭部分３０は、この重なり部分のゲート輪郭に相当し、２回折り曲がった屈折ライン状になっている。
エッジポイント３１は、この輪郭部分３０の両端、つまり半導体膜１５の外郭と第１または第２ＳＤ電極１８,１９の外郭の交点に相当する。
【００８９】
第５の実施形態では、ゲート電極１３は輪郭部分３０に近接するが重なっていない。ただし近接するためオン抵抗の増大は極力抑制されている。ドレイン側の寄生容量が極めて小さいことも利点の一つとなる。何よりも、エッジポイント３１がゲート電極１３の外側に位置するためオフリークが極めて小さい。
【００９０】
第６の実施形態では、第４の実施形態と同様に、ゲート電極１３の幅が、輪郭部分３０の長さより短く、ゲート電極１３が全幅で輪郭部分３０と重なっている。
第５および第６の実施形態では、ゲート電極１３とエッジポイント３１の距離が、それぞれＤｆとＤｇで示されている。これらの距離ＤｆとＤｇは、前記所定距離Ｄ０以上が望ましく、これによりオフリークが大幅に低減される。
【００９１】
第１〜第４の実施形態で必要であった半導体チャネル保護膜が省略される製造プロセスを、次に例示する。
【００９２】
［製造方法］
図１０（Ａ）〜図１０（Ｅ）に、第５および第６の実施形態に関わるＴＦＴ部の製造途中の断面図を示す。図１０に示す配線加工のプロセスを特に、「バックチャネルエッチング型プロセス」という。
【００９３】
ゲート電極１３（およびゲートメタル層１３Ａ）の形成（図１０（Ａ））、その後のＳｉＮ膜１４ＡとＳｉＯ２膜１４Ｂの形成、および、半導体膜１５の形成（図１０（Ｂ））は、図３に示すエッチングストッパ型プロセスと同様である。
【００９４】
図１０（Ｂ）では、続いて、半導体チャネル保護膜を形成することなく、ＳＤ半導体膜１７Ａと下部電極膜１７Ｂの成膜を行う。
そして、図１０（Ｃ）で、成膜した膜を加工して図示のようにパターンニングする。
【００９５】
その後、図３と同様にコンタクト孔１４Ｃを形成し（図１０（Ｄ））、第１ＳＤ電極１８、第２ＳＤ電極１９および配線２０となる膜（主配線膜１７Ｃと上部電極膜１７Ｄ）を成膜し、フォトリソグラフィとエッチングにより電極間分離を行う。
このエッチングでは、望ましくは、ＳＤ半導体膜１７Ａが、その上層の膜のエッチングストッパとなる。但し、ＳＤ半導体膜１７Ａとその下地の半導体膜１５はともに半導体材料からなり、選択比がとれない場合、ＳＤ半導体膜１７Ａは慎重にエッチングして半導体膜１５が必要以上に薄膜化しないようにする。
【００９６】
＜８．第７および第８の実施の形態＞
図１１（Ａ）に第７の実施形態に関わる簡略化した平面図、図１１（Ｂ）に第８の実施形態に関わる簡略化した平面図を示す。図１１（Ｃ）は、第７および第８の実施形態に共通な縦方向の略式構成図である。
【００９７】
第７および第８の実施形態は、第５および第６の実施形態の変形であり、それらの実施形態で図１０（Ｅ）のエッチングの際に半導体膜１５にダメージが入るのを回避する構造を開示する。
そのため、第７および第８の実施形態では、先に（下層に）第１および第２ＳＤ電極１８,１９を分離した状態で形成してから、その分離した部分を含む第１および第２ＳＤ電極１８,１９に重ねて半導体膜１５を形成する。つまり、図１１では第１および第２ＳＤ電極１８,１９と半導体膜１５の上下の関係が、図９の場合と逆になっている。
【００９８】
レイアウトパターンにおけるゲート電極１３と輪郭部分３０の関係は、第７の実施形態は第５の実施形態に対応し、第８の実施形態は第６の実施形態に対応する。
【００９９】
第７および第８の実施形態では、第１および第２ＳＤ電極１８,１９に薄い半導体膜１５を重ねる関係上、第１および第２ＳＤ電極１８,１９のエッジは順テーパー状とすることが望ましい。しかし、半導体膜１５を成膜し、エッチング加工する際には、下地のＳＤ電極にダメージが入っても、厚い導電層であるため不利益とならない。また、このとき既にＳＤ電極の加工は終了しているため、ＳＤ電極加工の影響を半導体膜１５が受けない。
【０１００】
なお、この構成は、半導体膜１５が多結晶シリコン等の膜であってもよいが、半導体膜１５が有機半導体膜の場合に好適である。
【０１０１】
＜９．第９および第１０の実施の形態＞
図１２（Ａ）に第９の実施形態に関わる簡略化した平面図、図１２（Ｂ）に第１０の実施形態に関わる簡略化した平面図を示す。図１２（Ｃ）は、第９および第１０の実施形態に共通な縦方向の略式構成図である。
【０１０２】
第９および第１０の実施形態は、第７および第８の実施形態の変形であり、その変更点は、ゲート電極１３を半導体膜１５のさらに上層に配置したトップゲート型にしたことであり、その他の構成は、第７および第８の実施形態と共通する。
レイアウトパターンにおけるゲート電極１３と輪郭部分３０の関係は、第９の実施形態は第７の実施形態に対応し、第１０の実施形態は第８の実施形態に対応する。
【０１０３】
＜１０．第１１および第１２の実施の形態＞
図１３（Ａ）に第１１の実施形態に関わる簡略化した平面図、図１３（Ｂ）に第１２の実施形態に関わる簡略化した平面図を示す。図１３（Ｃ）は、第１１および第１２の実施形態に共通な縦方向の略式構成図である。
【０１０４】
第１１および第１２の実施形態は、ボトムゲート・プレーナ型で、半導体チャネル保護膜がなく、かつ、輪郭部分３０がＳＤ電極の接触領域のエッジではない場合に関する。具体的に、半導体膜１５内には、チャネル形成領域（ＣＨ）１５ａと、その両側に形成され逆導電型の不純物を高濃度に含む２つのソース・ドレイン領域（Ｓ／Ｄ）１５ｂ,１５ｃを有する。この場合、２つのソース・ドレイン領域１５ｂ,１５ｃは、第１または第２ＳＤ電極１８,１９の一部として機能する。よって、ソース・ドレイン領域とチャネルが形成される半導体膜とが接触する領域とは、チャネル形成領域１５ａと、ソース・ドレイン領域１５ｂまたは１５ｃとが接触する半導体膜１５の内部面を指す。そして、その接触領域がそのまま「輪郭部分３０」に相当する。輪郭部分３０の両端がエッジポイント３１であることは他の実施形態と共通する。
【０１０５】
ゲート電極１３は、このような半導体膜１５の下方に配置されている。
レイアウトパターンにおけるゲート電極１３と輪郭部分３０の関係は、第１１の実施形態は第７および第９実施形態に対応し、第１２の実施形態は第８および第１０の実施形態に対応する。
【０１０６】
＜１１．第１３〜第１６の実施の形態＞
図１４（Ａ）に第１３の実施形態に関わる簡略化した平面図、図１４（Ｂ）に第１６の実施形態に関わる簡略化した平面図を示す。また、図１４（Ｄ）に第１４の実施形態に関わる簡略化した平面の一部を示し、図１４（Ｅ）に第１５の実施形態に関わる簡略化した平面の一部を示す。図１４（Ｃ）の縦方向の略式構成図は、第１３〜第１６の実施形態に共通する。
【０１０７】
第１３〜第１６の実施形態は、ボトムゲート・プレーナ型で、第１１および第１２の実施形態の変形を示すものである。
図１４に示すように半導体チャネル保護膜１６がチャネル形成領域１５ａを被覆して配置されている。この半導体チャネル保護膜１６は、半導体膜１５に高濃度の不純物を添加するときのマスク層として利用でき、第１３〜第１６の実施形態では、そのマスク層をそのまま半導体チャネル保護膜１６として残すことができる。
【０１０８】
これらの実施形態では、そのマスク層のエッジ形状によって輪郭部分３０の平面視の形状を決めることができる。例えば、第１４の実施形態（図１４（Ｄ））で半導体チャネル保護膜１６に凸部を有するパターンを形成し、そのパターンを反映してチャネル側に向かって凹状の輪郭部分３０を形成できる。これとは逆に、第１５の実施形態（図１４（Ｅ））では、半導体チャネル保護膜１６に凹部を有するパターンを形成し、そのパターンを反映してチャネル側に向かって凸状の輪郭部分３０を形成できる。なお、第１６の実施形態は、半導体チャネル保護膜１６を単純な矩形とした場合である。
第１４〜第１６の実施形態では、ゲート電極１３が、その全幅で輪郭部分３０と重なり、第１３の実施形態では、ゲート電極１３が輪郭部分３０と重ならない場合を示す。
【０１０９】
次に、本発明の効果をより明確とするための比較例を説明する。
【０１１０】
＜１２．比較例とその改善点＞
［比較例の構造］
図１５（Ａ）に、比較例のレイアウトパターンを示す。
この比較例では、半導体チャネル保護膜１６が第１ＳＤ電極１８（ドレイン電極）と交差するエッジで規定される輪郭部分３０と、その両端の２つのエッジポイント３１が、ゲート電極１３に覆われている。
このことは、ソース側の第２ＳＤ電極１９でも同じである。
【０１１１】
この比較例の構造の場合、ドレイン近傍の最も高電界になる領域、つまり第１ＳＤ電極１８に覆われる半導体チャネル保護膜１６の輪郭線で規定される輪郭部分３０においてオフ電流が増大する。特に、エッジポイント３１でのリークがＴＦＴのドレインリークの支配的な要因となる。
【０１１２】
図１５（Ｂ）は、このことを電界分布で裏付けるためのシミュレーション結果を示す３Ｄグラフである。
図１５（Ｂ）に示すように、最も電界が高い領域が第１ＳＤ電極１８のエッジ部の底面に集中しており、特にエッジポイント３１で急激に電界が高くなっていることが分かる。また、輪郭部分３０も電界が高いが、ｙ方向の輪郭部分３０に沿ってエッジポイント３１に近づくにつれて、ある箇所から電界が急激に高くなる。
【０１１３】
この結果から、エッジポイント３１からチャネル形成領域（ゲート電極１３で電界支配を受ける領域）を遠ざけることがリーク削減に有効なことが分かる。
また、ｙ方向で言えば、輪郭部分３０の定常的な電界分布から急激に電界が高くなる箇所からエッジポイント３１までの距離を、リーク削減のためにゲート電極１３を離すべき最小の距離、すなわち所定距離Ｄ０と見積もることができる。
【０１１４】
図１６は、動作電圧をパラメータとしたオフフリーク電流の実測値を示すグラフである。
このグラフからは、動作電圧（ドレイン電圧Ｖｄｓ）を上げていくと、動作電流（オン電流）の増加の割合に比べて、オフリーク電流の増加の割合が大きくなっている。これは、上記したエッジポイントなどの電界が集中しやすいウイークポイントの存在がオフリーク電流の主原因となっていることを示唆するものである。
【０１１５】
上述した第１〜第１６の実施形態では、この比較例に対し、その電界分布のシミュレーション結果に基づいてリーク改善を示すものであり、ゲート電極１３をエッジポイント３１から離して形成することでオフリークを大幅に抑制することができる。そして、その離間距離は、マスク合わせずれに配慮して最低でも図１５（Ｂ）から得られる所定距離Ｄ０が得られるように設計するとよい。
【０１１６】
以上の第１〜第１６の実施形態によれば、以下の利益が得られる。
【０１１７】
第１に、ドレイン側の半導体膜領域をゲート電極１３が覆わない構造にすることで、電界緩和が可能になり、オン電流の低下なしでゲートオフ（０[Ｖ]または負バイアス）時のリーク電流を減らすことができる。
【０１１８】
第２に、ゲートを覆わない領域をチャネルエッジ（エッジポイント３１）に限定することにより、ソース・ドレイン対称なレイアウトにでき、ソース・ドレインをいれかえて使用する回路にも適用できる。なお、この利益は第１の実施形態等の非対象レイアウトでは得られない。
【０１１９】
第３に、ゲートを覆わない領域をチャネルエッジに限定することにより、ドレイン電極の加工ばらつき等によるトランジスタがオンしているときの電流能力ばらつきを抑えながら、リーク電流を減らすことができる。
【０１２０】
第４に、チャネルエッジ部分をゲート電極１３が覆わない構造として、ゲートのレイアウトをチャネルエッジ部分だけ切りかきを入れる形状にすることで、チャネルエッジのフリンジ容量を低減でき、回路の寄生容量低減による高速動作が可能になる。
【０１２１】
＜１３．第１７の実施の形態＞
つぎに、上述した構造のＴＦＴを表示装置の画素回路素子として用いる場合の実施形態を、有機ＥＬディスプレイを例として説明する。
フラットディスプレイの表示装置として有機ＥＬディスプレイが注目されている。この装置は有機発光素子の発光現象を利用しているため、視野角が広く、消費電力が低いなどの優れた特徴がある。また、高い応答速度を有する利点がある。
【０１２２】
表示装置の駆動方式としてパッシブマトリクス方式に比べて高速な応答が可能なアクティブマトリクス方式が好ましい。
アクティブマトリクス方式を用いた有機ＥＬディスプレイは、少なくとも有機材料を用いた発光素子、その発光素子を駆動する駆動素子、画素の明暗を制御するためのスイッチング素子が必要になり、駆動素子とスイッチング素子として、上述した第１〜第１６の薄膜トランジスタを用いる。このとき、スイッチング素子には例えば第１あるいは第２の実施形態などの対象レイアウトＴＦＴを用いる必要がある。駆動素子は、対称レイアウトＴＦＴでも非対象レイアウトＴＦＴのどちらでもよい。
以下、より詳細な表示装置構成と回路例を説明する。
【０１２３】
［表示装置および画素回路の構成例］
図１７に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＸＬＣ）３がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する垂直駆動回路（Ｖスキャナ）４および水平駆動回路（Ｈセレクタ：ＨＳＥＬ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（ＤＳＣＮ）４１と、書き込み信号走査回路（ＷＳＣＮ）４２とを含んで構成されている。なお、Ｖスキャナ４とＨセレクタ５の他に、これらにクロック信号を与える回路や制御回路(ＣＰＵ等)など、不図示の回路も設けられている。
【０１２４】
図１８の回路図に、有機発光ダイオードと、その制御のために画素ごとに設けられている画素回路とを示す。
図４に図解する画素回路３は、電気光学素子としての有機発光ダイオードＯＬＥＤ、ＮＭＯＳトランジスタからなるサンプリング・トランジスタＳＴ、ＰＭＯＳトランジスタからなる駆動トランジスタＤＴ、および、補正部３Ａを有する。
有機発光ダイオードＯＬＥＤのカソードが第２電源電圧ＶＳＳ１に接続されている。
【０１２５】
駆動トランジスタＤＴは、有機発光ダイオードＯＬＥＤのアノードと第１電源電圧ＶＤＤ１との間に接続されている。駆動トランジスタＤＴは、第１電源電圧ＶＤＤ１と第２電源電圧ＶＳＳ１との電位差に応じて流れる駆動電流量を制御する。
駆動トランジスタＤＴの特性、特に閾値電圧Ｖｔは、有機発光ダイオードＯＬＥＤの駆動電流量に直接的に影響し、この閾値電圧Ｖｔがばらつくと、有機発光ダイオードＯＬＥＤの発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。補正部３Ａは、これらのバラツキ補正のために設けられ、その構成は任意である。
【０１２６】
補正部３Ａはサンプリング・トランジスタＳＴのソースとドレインの一方と、駆動トランジスタＤＴのゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードＯＬＥＤのアノードと駆動トランジスタＤＴのゲート間等に接続される素子（キャパシタやトランジスタ等）が、この補正部３Ａに含まれる。
【０１２７】
サンプリング・トランジスタＳＴのソースとドレインのもう片方は、信号入力線ＳＩＧに接続されている。信号入力線ＳＩＧにデータ電圧Ｖｓｉｇが印加される。サンプリング・トランジスタＳＴは、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。
また、サンプリング・トランジスタＳＴは、補正部３Ａ内の、例えばオフセットレベル（初期レベル）を取り込むトランジスタと兼用されることがある。その場合、信号入力線ＳＩＧに、このオフセットレベルとデータ電圧Ｖｓｉｇを交互に印加する必要がある。
【０１２８】
このため、サンプリング・トランジスタＳＴは、補正部３Ａ側のノードと信号入力線ＳＩＧ側のノードにおいて、ソースとドレインの機能が頻繁に入れ替わる。
よって、サンプリング・トランジスタＳＴとして、前述した第１〜第１６の実施形態に関わるＴＦＴのうち、対称レイアウトＴＦＴを用いるとよい。
【０１２９】
アクディブマトリックス駆動では、サンプリング・トランジスタＳＴによるデータ書き込みおよび発光開始を、画素配列における各画素に対し配列順に行い、発光終了については、他の画素の駆動期間に重ねて任意に制御できる。そのためアクディブマトリックス駆動では、低電流駆動で高輝度が得られる。
【０１３０】
その発光制御に用いる駆動トランジスタＤＴは、ソースが有機発光ダイオードＯＬＥＤのアノードに接続され、ドレインが正電源に接続されるため、ソースとドレインの機能が入れ替わることは通常ない。そのため、駆動トランジスタＤＴとして、前述した第１〜第１６の実施形態に関わるＴＦＴのうち、対称レイアウトＴＦＴのほかに、非対称レイアウトＴＦＴを用いることも可能である。
なお、サンプリング・トランジスタＳＴをＰＭＯＳトランジスタ、駆動トランジスタＤＴをＮＭＯＳトランジスタとすることもできる。
【０１３１】
本実施の形態では、図１６に示す駆動トランジスタＤＴやサンプリング・トランジスタＳＴに、第１〜第１６の実施形態で述べたＴＦＴを用いることで、以下の利益が得られる。
【０１３２】
上記構成のＴＦＴは、エッジポイントとゲート電極が離れており、そのため低いオフリーク電流、低いオン抵抗、および、低い寄生容量といった特性をバランスよく有する。そのため、ディスプレイ装置に用いられる薄膜トランジスタにおいて、ゲートオフ時にソースとドレイン電極間に流れるリーク電流増大に起因する画素の滅点や輝点の不良を有効に防止することができる。また、高い周波数に追従して動作できるため高い動画表示性能のディスプレイにも適用できる。さらに、オン抵抗が小さいため、より輝度が高い表示を可能とする。
【０１３３】
また、オフリーク電流が抑制され、オン抵抗が小さいため電流ロスが小さいことから、表示装置の消費電力が低減する。
【０１３４】
なお、有機ＥＬ素子（ＬＥＤの一種）以外のＬＥＤを発光素子として用いるＬＥＤ表示装置、あるいは、プラズマ表示装置等において、その画素回路素子に、上記実施形態のＴＦＴを用いることができる。また、表示装置以外でも、低リーク特性、低オン抵抗、低寄生容量を同時に満足させる用途であれば、上記第１〜第１６の実施形態のＴＦＴを好適に応用できる。
【符号の説明】
【０１３５】
１…有機ＥＬディスプレイ、３…画素回路、１０Ａ,１０Ｂ,１０Ｃ…ＴＦＴ部、１３…ゲート電極、１５…半導体膜、１５ａ…チャネル形成領域、１５ｂ,１５ｃ…ソース・ドレイン領域、１６…半導体チャネル保護膜、１８…第１ＳＤ電極、１９…第２ＳＤ電極、３０…輪郭部分、３１…エッジポイント、ＤＴ…駆動トランジスタ、ＳＴ…サンプリング・トランジスタ
【特許請求の範囲】
【請求項１】
少なくとも表面部が絶縁性である基板に積層された積層構造内に薄膜トランジスタが形成され、
前記薄膜トランジスタは、
ゲート電極と、
半導体膜と、
前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、
前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する２つのソース・ドレイン電極と、
を有し、
前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している
半導体デバイス。
【請求項２】
ソース・ドレイン電極の前記輪郭部分に対して、前記ゲート電極が単一の箇所で重なっている
請求項１に記載の半導体デバイス。
【請求項３】
前記輪郭部分と、これに重ねられる前記ゲート電極のエッジとは、その一方が直線状であり、他方が一方側に突き出して重なる凸部状である
請求項２に記載の半導体デバイス。
【請求項４】
前記エッジポイントの各々は、前記ゲート電極の複数の辺に近接する場合、当該複数の辺から等距離をおいて離れている
請求項３に記載の半導体デバイス。
【請求項５】
前記薄膜トランジスタは、半導体チャネル保護膜を有し、当該半導体チャネル保護膜と、少なくとも一方の前記ソース・ドレイン電極とが重なるまたは隣接する領域によって、前記ソース・ドレイン電極が前記半導体膜と接する領域が規定される
請求項４に記載の半導体デバイス。
【請求項６】
前記ゲート電極は、前記２つのソース・ドレイン電極の離間方向と直交するチャネル幅方向のサイズが、ソース・ドレイン電極の前記輪郭部分の前記チャネル幅方向の長さより小さい
請求項２に記載の半導体デバイス。
【請求項７】
複数の前記薄膜トランジスタとして、第１および第２のトランジスタを有し、
前記第１のトランジスタは、２つのソース・ドレイン電極の一方において、その前記輪郭部分の２つのエッジポイントが平面視でゲート電極の外側に位置しており、
前記第２のトランジスタは、２つのソース・ドレイン領域の双方において、その前記輪郭部分の２つのエッジポイントが、平面視でゲート電極の外側に位置している
請求項１に記載の半導体デバイス。
【請求項８】
前記薄膜トランジスタは、半導体チャネル保護膜を有し、当該半導体チャネル保護膜と、少なくとも一方の前記ソース・ドレイン電極とが重なるまたは隣接する領域によって、前記ソース・ドレイン電極が前記半導体膜と接する領域が規定される
請求項１に記載の半導体デバイス。
【請求項９】
複数の画素回路を有し、
前記複数の画素回路の各々が、少なくとも表面部が絶縁性である基板に積層された積層構造内に第１および第２の薄膜トランジスタを回路素子として含み、
前記第１および第２の薄膜トランジスタの各々は、
ゲート電極と、
半導体膜と、
前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、
前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する２つのソース・ドレイン電極と、
を有し、
前記第１および第２の薄膜トランジスタの少なくとも一方は、前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している
表示装置。
【請求項１０】
前記第１のトランジスタは、２つのソース・ドレイン電極の一方において、その前記輪郭部分の２つのエッジポイントが平面視でゲート電極の外側に位置しており、
前記第２のトランジスタは、２つのソース・ドレイン領域の双方において、その前記輪郭部分の２つのエッジポイントが、平面視でゲート電極の外側に位置している
請求項９に記載の表示装置。
【請求項１１】
前記第１のトランジスタは、前記画素回路が駆動する発光素子の駆動トランジスタであり、
前記第２のトランジスタは、前記画素回路に表示信号を入力するときにスイッチ制御されるスイッチングトランジスタである
請求項１０に記載の表示装置。
【請求項１】
少なくとも表面部が絶縁性である基板に積層された積層構造内に薄膜トランジスタが形成され、
前記薄膜トランジスタは、
ゲート電極と、
半導体膜と、
前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、
前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する２つのソース・ドレイン電極と、
を有し、
前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している
半導体デバイス。
【請求項２】
ソース・ドレイン電極の前記輪郭部分に対して、前記ゲート電極が単一の箇所で重なっている
請求項１に記載の半導体デバイス。
【請求項３】
前記輪郭部分と、これに重ねられる前記ゲート電極のエッジとは、その一方が直線状であり、他方が一方側に突き出して重なる凸部状である
請求項２に記載の半導体デバイス。
【請求項４】
前記エッジポイントの各々は、前記ゲート電極の複数の辺に近接する場合、当該複数の辺から等距離をおいて離れている
請求項３に記載の半導体デバイス。
【請求項５】
前記薄膜トランジスタは、半導体チャネル保護膜を有し、当該半導体チャネル保護膜と、少なくとも一方の前記ソース・ドレイン電極とが重なるまたは隣接する領域によって、前記ソース・ドレイン電極が前記半導体膜と接する領域が規定される
請求項４に記載の半導体デバイス。
【請求項６】
前記ゲート電極は、前記２つのソース・ドレイン電極の離間方向と直交するチャネル幅方向のサイズが、ソース・ドレイン電極の前記輪郭部分の前記チャネル幅方向の長さより小さい
請求項２に記載の半導体デバイス。
【請求項７】
複数の前記薄膜トランジスタとして、第１および第２のトランジスタを有し、
前記第１のトランジスタは、２つのソース・ドレイン電極の一方において、その前記輪郭部分の２つのエッジポイントが平面視でゲート電極の外側に位置しており、
前記第２のトランジスタは、２つのソース・ドレイン領域の双方において、その前記輪郭部分の２つのエッジポイントが、平面視でゲート電極の外側に位置している
請求項１に記載の半導体デバイス。
【請求項８】
前記薄膜トランジスタは、半導体チャネル保護膜を有し、当該半導体チャネル保護膜と、少なくとも一方の前記ソース・ドレイン電極とが重なるまたは隣接する領域によって、前記ソース・ドレイン電極が前記半導体膜と接する領域が規定される
請求項１に記載の半導体デバイス。
【請求項９】
複数の画素回路を有し、
前記複数の画素回路の各々が、少なくとも表面部が絶縁性である基板に積層された積層構造内に第１および第２の薄膜トランジスタを回路素子として含み、
前記第１および第２の薄膜トランジスタの各々は、
ゲート電極と、
半導体膜と、
前記チャネル形成領域と前記ゲート電極との対向領域を含む層間に介在するゲート絶縁膜と、
前記半導体膜の平面視で前記チャネル形成領域を挟んで位置する一方と他方の半導体領域に接する２つのソース・ドレイン電極と、
を有し、
前記第１および第２の薄膜トランジスタの少なくとも一方は、前記２つのソース・ドレイン電極の少なくとも一方が前記半導体膜と接する領域の当該ソース・ドレイン電極の輪郭部分において、その両端のエッジポイントの各々が、平面視で前記ゲート電極の外側に位置している
表示装置。
【請求項１０】
前記第１のトランジスタは、２つのソース・ドレイン電極の一方において、その前記輪郭部分の２つのエッジポイントが平面視でゲート電極の外側に位置しており、
前記第２のトランジスタは、２つのソース・ドレイン領域の双方において、その前記輪郭部分の２つのエッジポイントが、平面視でゲート電極の外側に位置している
請求項９に記載の表示装置。
【請求項１１】
前記第１のトランジスタは、前記画素回路が駆動する発光素子の駆動トランジスタであり、
前記第２のトランジスタは、前記画素回路に表示信号を入力するときにスイッチ制御されるスイッチングトランジスタである
請求項１０に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１８】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１８】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−７７２８３（Ｐ２０１１−７７２８３Ａ）
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２００９−２２７０１３（Ｐ２００９−２２７０１３）
【出願日】平成２１年９月３０日（２００９．９．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２１年９月３０日（２００９．９．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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