【課題】薄膜トランジスタの寄生容量を低減することが可能な半導体装置を提供する。
【解決手段】 絶縁基板と、前記絶縁基板上に形成されたゲート電極と、前記ゲート電極を覆う第１絶縁膜と、前記第１絶縁膜上に形成され、前記ゲート電極の直上に位置する第１領域と、前記第１領域を挟んだ両側に位置する第２領域及び第３領域と、前記第２領域に積層されるとともに前記第２領域よりも低抵抗な第４領域と、前記第３領域に積層されるとともに前記第３領域よりも低抵抗な第５領域と、を有する酸化物半導体層と、前記酸化物半導体層の前記第１領域を覆うとともに、前記第４領域の一部及び前記第５領域の一部をそれぞれ露出する第２絶縁膜と、前記第２絶縁膜から露出した前記第４領域に電気的に接続されたソース電極と、前記第２絶縁膜から露出した前記第５領域に電気的に接続されたドレイン電極と、を備えたことを特徴とする半導体装置。 （もっと読む）

【課題】 半導体装置の小型化を実現する。
【解決手段】 第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置する。 （もっと読む）

【課題】高温処理プロセスを適用することなく、酸化物半導体膜を効率的に製造できる薄膜トランジスタの製造方法を提供する。
【解決手段】
基板１上にゲート電極２を所定のパターンで形成する工程と、ゲート電極２を覆うゲート絶縁膜３を所定のパターンで形成する工程と、ゲート絶縁膜３上にアモルファス酸化物膜４’を所定のパターンで形成する工程と、アモルファス酸化物膜４’上にソース電極６Ｓ及びドレイン電極６Ｄを所定のパターンで形成する工程と、ソース・ドレイン電極６Ｓ，６Ｄ間で露出するアモルファス酸化物膜４’を少なくとも覆う保護膜７を形成する工程とを有する。このアモルファス酸化物膜４’の形成工程では、ＲＦスパッタリング法でアモルファス酸化物膜４’を成膜し、保護膜７の形成工程では、ＲＦスパッタリング法で保護膜７を成膜して、アモルファス酸化物膜４’を半導体化する。 （もっと読む）

【課題】しきい値を電気的に調整可能な半導体装置を提供する。
【解決手段】半導体装置１０では、チャネル領域１４は対向する第１、第２の面１４ａ、１４ｂを有している。第１、第２不純物領域１５、１６が、チャネル領域１４の両側に配設されている。第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。 （もっと読む）

【課題】開口率の高い表示装置又は素子の面積の大きい半導体装置を提供することを課題
とする。
【解決手段】隣接する画素電極（又は素子の電極）の間に設けられた配線との下方にマル
チゲート構造のＴＦＴのチャネル形成領域を設ける。そして、複数のチャネル形成領域の
チャネル幅の方向を前記画素電極の形状における長尺方向と平行な方向とする。また、チ
ャネル幅の長さをチャネル長の長さよりも長くすることでチャネル形成領域の面積を大き
くする。 （もっと読む）

【課題】トランジスタ領域におけるゲート間距離などのレイアウトに依存することなく、半導体層のチャネル領域に有効に応力を作用させることができる半導体装置を実現する。
【解決手段】ＭＯＳトランジスタを備える半導体装置の構成として、素子分離層４で素子分離されたトランジスタ領域を有する半導体層３と、トランジスタ領域で半導体層３の第１の面上にゲート絶縁膜５を介して形成されたゲート電極６と、トランジスタ領域で半導体層３の第１の面と反対側の第２の面上に形成された応力膜３１とを備え、応力膜３１は、シリサイド膜を用いて形成されている。
【選択図】図１３
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【課題】有機半導体活性層の薄膜を与え得る新規な化合物が求められている。
【解決手段】式（１）


（式中、Ｘ及びＹは、硫黄原子、酸素原子、セレン原子、テルル原子又はＳＯ_２を表す。環構造Ａ及び環構造Ｂは、芳香族炭化水素環又は芳香族複素環を表す。該芳香族複素環は単一の環構造である。
Ｒ^１およびＲ^２は、水素原子、炭素数１〜３０のアルキル基、炭素数１〜３０のアルコキシ基、炭素数２〜３０のアルケニル基、炭素数２〜３０のアルキニル基、炭素数１〜３０のアルキルチオ基、炭素数６〜２０のアリール基、炭素数４〜２０のヘテロアリール基を表す。）
で表される含ピロールヘテロアセン化合物。 （もっと読む）

【課題】プロセス再現性が高く、微細なホールを効率よく低コストで形成することができるホール形成方法、並びに、該ホール形成方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムの提供。
【解決手段】基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、前記ピラーが形成された基材上に絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、前記開口部が形成された絶縁膜を熱処理する熱処理工程とを含むホール形成方法である。 （もっと読む）

【課題】オン抵抗が低く、かつ、容易に素子分離もできる半導体装置を提供する。
【解決手段】第１絶縁膜２の上の第１導電型の第１半導体層３の表面を含む上部に設けられた第２導電型の第１半導体領域７と、第１半導体領域７の上部に設けられた第１導電型の第２半導体領域８と、側面が第１半導体層３と第１半導体領域７と第２半導体領域８に接する第１トレンチ４と、第１トレンチ４の側面に沿って設けられたゲート絶縁膜５と、第１トレンチ４内に埋め込まれたゲート電極６と、第１半導体領域７と第１トレンチ４から離れて第１半導体層３の上部に設けられた第１導電型の第３半導体領域９と、側面が第３半導体領域９に接し第３半導体領域９に対して第１半導体領域７の反対側に配置された第２トレンチ１５と、第２トレンチ１５の側面に沿って設けられた素子分離絶縁膜１０と、第２トレンチ１５内に埋め込まれたポリシリコン埋め込み領域１１とを有する。 （もっと読む）

【課題】アクティブマトリクス型基板において、薄膜トランジスタと、その端子接続部を
同時に作り込み、少ないマスク数で歩留まりの良い表示装置を提供する。
【解決手段】画素部および外部入力端子を有する表示装置であって、画素部は、ゲート電
極と、半導体膜と、ゲート電極上に形成された絶縁膜、および絶縁膜上に半導体膜と電気
的に接続された電極を有するＴＦＴを有し、外部入力端子は、ゲート電極と同じ層に形成
された第１の配線と、電極と同じ層に形成され、絶縁膜に形成されたコンタクトホールを
介し第１の配線と接続された第２の配線と、第２の配線に接続され、第２の配線上に形成
された透明導電膜と、第２の配線と透明導電膜が接続している位置で透明導電膜と電気的
に接続するフレキシブルプリント配線板を有する表示装置。 （もっと読む）

【課題】本発明の目的は、電子輸送性に優れる有機ｎ型半導体として利用可能な化合物を提供することにある。本発明の目的はまた、係る化合物を含む有機薄膜、及びこの有機薄膜を備える有機薄膜素子を提供することにある。
【解決手段】かご状化合物又は脂肪族炭化水素化合物から誘導される４価以上の基であるコア部と、該コア部に結合した４以上の側鎖基と、を備え、側鎖基のうち２以上がアクセプター性の基を有する、化合物。 （もっと読む）

【課題】アクティブマトリクス型の表示装置の作製工程又は完成品における静電気による不良の発生を抑制する。
【解決手段】本発明に係る表示装置は、アクティブマトリクス回路の角の部分に隣接して、前記アクティブマトリクス回路に接続されていない格子状の放電パターンが形成されていることを特徴とする。また、本発明に係る表示装置は、アクティブマトリクス回路の周辺に、前記アクティブマトリクス回路を構成するゲイト線又はソース線と交わる放電パターンが形成され、前記放電パターンの長さは、前記アクティブマトリクス回路の画素ピッチよりも長いことを特徴とする。これらにより、各種静電破壊によるアクティブマト
クス型表示装置の不良の発生を抑制することができる。 （もっと読む）

【課題】ソース及びドレインのいずれか一方に高抵抗成分が付加されたときドレイン電流の低下を抑制する。
【解決手段】一つの実施形態によれば、半導体装置は基板、第一のソース及びドレイン、第二のソース及びドレイン、ゲート電極膜が設けられる。第一のソース及びドレインと第二のソース及びドレインは、基板表面に設けられる。第二のソース及びドレインの一方は、第一のソース及びドレインの一方に隣接配置される。第二のソース及びドレインの他方は、第一のソース及びドレインの他方に隣接配置される。ゲート電極膜は、第一及び第二のソース及びドレインの一方と第一及び第二のソース及びドレインの他方の間の基板表面上に設けられ、ゲート絶縁膜を介して設けられる。第一のソース及びドレインとゲート電極膜は第一のＦＥＴを構成し、第二のソース及びドレインとゲート電極膜は第二のＦＥＴを構成する。 （もっと読む）

【課題】単一金属酸化物半導体材料をチャネル層として使用時に極性をｐ型伝導又はｎ型伝導に変更できる同時両極性電界効果型トランジスタを実現し、さらに、該同時両極性ＴＦＴを用いたＣＭＯＳ構造のトランジスタを提供する。
【解決手段】基板上に設けたチャネル層と、前記チャネル層上又は下にゲート絶縁膜を介して設けられて前記チャネル層のキャリア濃度を制御するゲート電極を有する電界効果型トランジスタにおいて、前記チャネル層材料は、酸化第一スズ（ＳｎＯ）薄膜であり、前記チャネル層とゲート絶縁膜との界面の欠陥準位密度が５×１０^１４ｃｍ^−２ｅＶ^−１以下であり、前記チャネル層は、電子（ｎ型）及び正孔（ｐ型）伝導性の両方の動作が可能な同時両極性を有することを特徴とする同時両極性電界効果型トランジスタ。 （もっと読む）

【課題】電子デバイスで好適に用いられるテトラベンゾポルフィリンバナジル錯体の高純度製造法の提供。
【解決手段】テトラビシクロポルフィリン化合物とバナジル化合物の反応を６５℃以上９５℃以下の温度で行う。式（２）の錯体の製造方法。
（もっと読む）

【課題】低温プロセスで製造できる酸化物半導体を用いた高信頼性の薄膜トランジスタ及びその製造方法、表示装置を提供する。
【解決手段】薄膜トランジスタは、基板と、前記基板上に設けられ、インジウムを主成分とする酸化物で形成された半導体層１４０と、前記半導体層１４０のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う第１の絶縁膜と、少なくとも前記半導体層１４０の１対の側面を覆う、前記第１の絶縁膜と異なる条件で成膜された第２の絶縁膜と、前記絶縁膜上または前記半導体層１４０下に設けられたゲート電極１２０と、前記半導体層１４０のソース電極コンタクト領域上に設けられたソース電極１６１と、前記半導体層１４０のドレイン電極コンタクト領域上に設けられ、前記半導体層１４０の１対の側面を挟んで前記ソース電極１６１と対向するドレイン電極１６２と、を有する。 （もっと読む）

【課題】基板を介したクロストークを抑制でき、放熱性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置１は、半導体基板１０を備える。前記半導体基板の内部には空洞１１が形成されている。また、前記半導体基板の内部には、前記空洞を前記半導体基板の上面に連通させる連通孔１２も形成されている。前記半導体装置は、さらに、前記空洞及び前記連通孔の内面上に設けられた絶縁膜１３と、前記空洞及び前記連通孔の内部に埋め込まれ、熱伝導率が前記絶縁膜の熱伝導率よりも高い伝熱部材１４と、前記半導体基板における前記空洞の直上域に形成された素子２１，２２と、を備える。 （もっと読む）

【課題】オン電流を確保しつつ、オフ電流を低減した薄膜トランジスタを有する表示装置を提供することを目的とする。
【解決手段】ゲート電極ＧＴと、ゲート電極ＧＴの上側に形成される結晶化された第１の半導体層ＭＳと、第１の半導体層ＭＳの上側に形成される、ソース電極ＳＴおよびドレイン電極ＤＴと、第１の半導体層ＭＳの側方から延伸して、ソース電極ＳＴ及びドレイン電極ＤＴのうちの一方と第１の半導体層ＭＳとの間に介在する第２の半導体層ＳＬと、を有する表示装置であって、第２の半導体層ＳＬは、第１の半導体層ＭＳと接触して結晶化されて形成される第１部分ＳＬａと、第１部分ＳＬａよりも結晶性が低い第２部分ＳＬｂを有する、ことを特徴とする表示装置。 （もっと読む）

【課題】寄生バイポーラトランジスタのゲインを低下することにより、誤動作や動作特性の変動が少ない半導体装置及びその製造方法を得る。
【解決手段】シリコン層３の上面上には、シリコン酸化膜６が部分的に形成されている。シリコン酸化膜６上には、ポリシリコンから成るゲート電極７が部分的に形成されている。ゲート電極７の下方に存在する部分のシリコン酸化膜６は、ゲート絶縁膜として機能する。ゲート電極７の側面には、シリコン酸化膜８を挟んで、シリコン窒化膜９が形成されている。シリコン酸化膜８及びシリコン窒化膜９は、シリコン酸化膜６上に形成されている。ゲート長方向に関するシリコン酸化膜８の幅Ｗ１は、シリコン酸化膜６の膜厚Ｔ１よりも大きい。 （もっと読む）

【課題】ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。 （もっと読む）