【課題】ナローチャネル特性の劣化を抑制する。
【解決手段】素子分離領域ＳＴＩは、半導体基板１００に形成されたトレンチ１０４内に設けられており、トレンチ１０４の側壁上に形成された下地絶縁膜１０５を有している。素子形成領域１００ａ上にはゲート絶縁膜１１２が形成されており、ゲート絶縁膜１１２は高誘電率膜１１０を有している。高誘電率膜１１０の第１の部分１１０ａは、素子形成領域１００ａにおける上面上に形成されており、高誘電率膜１１０の第２の部分１１０ｂは、素子形成領域における上部側面１０４ａ上に下地絶縁膜１０５を介して形成されている。第２の部分１１０ｂと下地絶縁膜１０５との間には、ＭＩＳトランジスタの閾値電圧を変更する金属を含有する第１のキャップ膜１０６が設けられている。 （もっと読む）

方法および装置はトランジスタを製造するために提供される。トランジスタが、半導体材料１０４、１０６、１０８、１１０上に配置されたゲートスタック１４２、１４４、１４６を備える。ゲートスタックが、半導体材料上に堆積される酸化物層１２６、堆積された酸化物層上に配置された酸素拡散バリア層１２８、酸素拡散バリア層上に配置された高誘電率の誘電体層１３４、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層１３８を備える。酸素拡散バリア層が、堆積された酸化物層から酸素ゲッター導電性層への酸素の拡散を防止する。
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【課題】ハニカムヘテロエピタキシーを含む半導体装置を提供する。
【解決手段】ハニカムヘテロエピタキシーを含む半導体装置とその製造方法が開示される。一実施例は、貫通する複数のナノサイズの開口を有するマスクをシリコン基板上に定義するステップと、定義ステップ後、マスク開口を介して露出したシリコン基板表面の一部に、本質的に無欠陥の非シリコン半導体ナノアイランドを作成するステップと、作成ステップ後、ナノアイランド上に、高ｋゲート誘電体を蒸着するステップと、蒸着ステップ後、ナノアイランド上に、トランジスタを構成するステップとを備える方法である。 （もっと読む）

【課題】 高性能の半導体構造およびかかる構造を製造する方法を提供する。
【解決手段】 半導体構造は、半導体基板１２の上面１４上に位置する、例えばＦＥＴのような少なくとも１つのゲート・スタック１８を含む。構造は更に、少なくとも１つのゲート・スタックのチャネル４０上にひずみを誘発する第１のエピタキシ半導体材料３４を含む。第１のエピタキシ半導体材料は、少なくとも１つのゲート・スタックの対向側に存在する基板内の１対のくぼみ領域２８の実質的に内部で少なくとも１つのゲート・スタックの設置場所に位置する。くぼみ領域の各々において第１のエピタキシ半導体材料の上面内に拡散拡張領域３８が位置する。構造は更に、拡散拡張領域の上面上に位置する第２のエピタキシ半導体材料３６を含む。第２のエピタキシ半導体材料は、第１のエピタキシ半導体材料よりも高いドーパント濃度を有する。 （もっと読む）

【課題】スループットを高く維持しつつリーク電流を抑制してリーク特性も高く維持することが可能な成膜方法を提供する。
【解決手段】被処理体の表面とゲート電極との間に介在されるゲート絶縁層を形成する成膜方法において、シリコンを含む界面膜を所定の温度で形成する界面膜形成工程Ｓ１と、被処理体を冷却する冷却工程Ｓ２と、冷却された被処理体に対して界面膜形成工程の所定の温度より低い温度でゲート絶縁膜を形成するゲート絶縁膜形成工程Ｓ３とを有する。 （もっと読む）

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

【課題】ゲート電極のテーパ形状の傾斜度を緩やかにすることができるようにして、ゲート電極の破損が起こらないようにしながら、確実にさらなる微細化を実現した下部電極を形成できるようにする。
【解決手段】ソース電極２及びドレイン電極３を有する半導体領域１上に絶縁膜４を形成し、絶縁膜４上に複数のレジスト層５，６，７を含む積層レジスト８を形成し、積層レジスト８の最下層以外のレジスト層６，７に開口９を形成し、最下層のレジスト層５にリフロー用開口１０を形成し、熱処理を施してリフロー用開口１０に露出している最下層のレジスト層５の一部ＰＴｃをリフローさせ、リフローさせることによって最下層のレジスト層５の表面に形成された傾斜面１１に連なるように最下層のレジスト層５に第１ゲート下部開口１２Ａを形成し、開口９、傾斜面１１及び第１ゲート下部開口１２Ａの形状に応じた形状を持つゲート電極１３を形成する。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳそれぞれに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、前記Ｐ型領域上の前記第一の絶縁膜上にランタン酸化膜を形成する工程と、前記Ｐ型領域上の前記ランタン酸化膜及び前記Ｎ型領域上の前記第一の絶縁膜上にハフニウム或いはジルコニウムを含む第二の絶縁膜を形成する工程と、前記第二の絶縁膜上にＴｉ_ｘＮ_ｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ゲート構造としてメタル電極／Ｈｉｇｈ−ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させる。
【解決手段】半導体基板１０１におけるｎチャネルＭＩＳトランジスタ形成領域の上に、ゲート絶縁膜として、第１の高誘電率絶縁層２０２、アルミニウム含有層２０３、ランタン含有層２０４及び第２の高誘電率絶縁層２０５を順次形成する。その後、ゲート電極形成を行う。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】高誘電体ゲート絶縁膜／メタルゲート電極のＭＯＳトランジスタ構造において、メタルゲート電極側壁の酸化層を抑制し、トランジスタ駆動能力を改善する。
【解決手段】基板１０１上に、金属含有膜１１０を形成する工程（ａ）と、反応室内において金属含有膜にアンモニアラジカルを曝露する工程（ｂ）と、反応室内に不活性ガスを供給し、工程（ｂ）において生じたガスを排気する工程（ｃ）と、工程（ｂ）及び工程（ｃ）を所定の回数繰り返した後に、大気曝露することなく、反応室内において金属含有膜１１０を覆うシリコン窒化膜１００ａを形成する工程（ｄ）とを備える。 （もっと読む）

【課題】ＥＯＴを小さく保ちつつ、より高い実効仕事関数を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１のｎ型活性領域１０３の上に形成された第１のゲート絶縁膜１０７と、第１のゲート絶縁膜１０７の上に形成された第１のゲート電極１１１とを有している。第１のゲート絶縁膜１０７は、ハフニウム及びアルミニウムを含み、且つ中央部において上部及び下部よりもアルミニウムの濃度が高い。第１のゲート電極１１１はチタンを含む。 （もっと読む）

【課題】ゲート電極として窒化チタン膜とシリコン膜の積層膜を用いたときに、窒化チタン膜が消失することを抑制する。
【解決手段】まず基板にゲート絶縁膜を形成する（ステップＳ１０）。次いで、第１の基板温度で成膜処理を行うことにより、ゲート絶縁膜上に結晶化した窒化チタン膜を形成する（ステップＳ２０）。次いで、第１の基板温度より低い第２の基板温度で成膜処理を行うことにより、窒化チタン膜上にシリコン膜を形成する（ステップＳ３０）。次いで、窒化チタン膜及びシリコン膜を選択的に除去することにより、ゲート絶縁膜上に位置するゲート電極を形成する（ステップＳ４０）。 （もっと読む）

【課題】チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面から所定の深さまで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ゲート酸化膜５００の下のチャネル部５５０の一部に形成される閾値調整用拡散部５５５と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】高耐圧と低オン抵抗を両立する高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面領域に高濃度の第２導電型であるｎ型で形成された高濃度拡散層３１０を有し、半導体基板１００の表面から高深度領域まで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）

【課題】オン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層と、下地半導体層上に第１窒化物半導体層、第２窒化物半導体層、および第３窒化物半導体層が順次積層された窒化物半導体積層体と、ソース電極およびドレイン電極と、第２窒化物半導体層および第３窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域の内面および窒化物半導体積層体の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを含み、絶縁膜に接する第１窒化物半導体層の上面と、第２窒化物半導体層に接する第１窒化物半導体層の上面とに段差がないことを特徴とする。 （もっと読む）

【課題】素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｈｆを含む高誘電率ゲート絶縁膜３上にゲート電極１３、１４を有する相補型電界効果型トランジスタにおいて、ゲート電極１３、１４の少なくともゲート絶縁膜３に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上のゲート電極１４に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上のゲート電極１３に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含む半導体装置を提供する。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタのゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｎ型，ｐ型ＭＩＳトランジスタを実現する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタｎＴｒ，ｐＴｒを備えている。第１のＭＩＳトランジスタｎＴｒは、第１の活性領域１０ａ上に形成され、第１の高誘電率膜１４Ｘａを有する第１のゲート絶縁膜１４Ａと、第１のゲート電極１８Ａとを備えている。第２のＭＩＳトランジスタｐＴｒは、第２の活性領域１０ｂ上に形成され、第２の高誘電率膜１４ｘを有する第２のゲート絶縁膜１４Ｂと、第２のゲート電極１８Ｂとを備えている。第２の高誘電率膜１４ｘは、第１の調整用金属を含む。第１の高誘電率膜１４Ｘａは、第２の高誘電率膜１４ｘよりも窒素濃度が高く、且つ、第１の調整用金属を含まない。 （もっと読む）

【課題】金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化する。
【解決手段】シリコン基板１上に、順に、ハフニウムおよび酸素を主体とする高誘電体膜ｈｋ１と、第１金属および酸素を主体とし、化学量論的組成よりも多くの第１金属を含むｐＭＩＳ用キャップ膜Ｃｐ１を形成する。その後、シリコン基板１に、第１熱処理と第２熱処理とを順に施す。続いて、ｐＭＩＳ用キャップ膜Ｃｐ１上にゲート電極用金属膜ＥＭ１を形成し、これらを加工することでｐＭＩＳ用金属ゲート電極ｐＧ１とｐＭＩＳ用高誘電率ゲート絶縁膜ｐＩ１とを形成する。特に、第１熱処理では高誘電体膜ｈｋ１中の余剰酸素を除去し、第２熱処理では高誘電体膜ｈｋ１中にｐＭＩＳ用キャップ膜Ｃｐ１中の第１金属を拡散させる。第１熱処理は、第２熱処理よりも低い温度で施す。 （もっと読む）