【課題】ＭＩＳトランジスタに適当なしきい値電圧が与えられる一方、抵抗素子はシリコン膜からなる抵抗体層の異常成長を抑制して、シリコン膜の膜厚を安定化する。
【解決手段】半導体装置は、半導体基板１０の上部に形成された素子分離領域１２によって囲まれた第１の活性領域１０ａ、第１の活性領域の上に形成された第１の高誘電体膜１４ａを有する第１のゲート絶縁膜２７ａ、及び第１のゲート絶縁膜の上に形成された第１のゲート電極２８ａとを有する第１導電型の第１のＭＩＳトランジスタ１ａと、素子分離領域の上に形成された第２の高誘電体膜１４ｘ、及び該第２の高誘電体膜の上に形成されたシリコンからなる抵抗体層２０ｘを有する抵抗素子１ｘとを備えている。第１の高誘電体膜と第２の高誘電体膜とは、互いに同一の高誘電体材料からなり、第１の高誘電体膜は第１の調整用金属を含み、第２の高誘電体膜は第１の調整用金属を含まない。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を備える半導体装置の閾値電圧を適切に制御すること。
【解決手段】半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜２１１、２１２上に高誘電率ゲート絶縁膜２１３、２１３を形成することと、高誘電率ゲート絶縁膜２１３上にメタルゲート２１４、２１５を形成することと、を含む。 （もっと読む）

【課題】チャネル層半導体として用いるInN系半導体において、高濃度の残留背景電子が存在していても、ピンチオフ特性が得られ、InN系半導体の優れた電子輸送特性（高い電子移動度および高い飽和電子速度）が活用可能となる、窒化物半導体を用いた導体装置およびその作製法を提供すること。
【解決手段】ソース電極１にオーミック接触する障壁層半導体とオーミック領域チャネル層半導体とから形成されるソース側へテロ接合構造、および、ドレイン電極３にオーミック接触する障壁層半導体とオーミック領域チャネル層半導体とから形成されるドレイン側へテロ接合構造が形成され、それぞれのへテロ接合構造が、InN系チャネル層半導体(#)と接し、それぞれのへテロ接合構造において、ヘテロ接合界面近傍のみに伝導電子が局在し、ヘテロ接合界面の垂直方向位置が、InN系チャネル層半導体(#)の層内位置に存在することを特徴とする半導体装置を構成する。 （もっと読む）

【課題】ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２中のゲート電極１２の両側に形成され、ゲート電極１２側にエクステンション領域１６１を有し、導電型不純物を含むソース・ドレイン領域１６と、ソース・ドレイン領域１６のエクステンション領域１６１のゲート電極１２側の側面のみに接し、導電型不純物の半導体基板２中での拡散を抑制する性質を有する拡散抑制不純物を含む拡散抑制層１５と、を有する。 （もっと読む）

【課題】ゲート電極構造の垂直方向の抵抗を低減する。
【解決手段】半導体基板１と、半導体基板１の上に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成された仕事関数制御層３と、仕事関数制御層３の上に形成された第１のシリサイド層４と、第１のシリサイド層４の上に形成されたポリシリコンゲート電極５と、ポリシリコンゲート電極５の下の半導体基板１中の領域を挟んで半導体基板１中に形成されるソース領域６およびドレイン領域７と、を有する半導体装置を提供する。 （もっと読む）

【課題】 金属膜の酸化に起因する特性劣化を最小限に抑えることができる半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】 処理容器内に基板を搬入する工程と、処理容器内に処理ガスを供給し排気して化学的蒸着法により基板上に金属膜を形成する工程と、処理容器内にアルミニウム原子を含む原料ガスと窒素原子を含むガスとを供給し排気して化学的蒸着法により金属膜上に窒化アルミニウム膜を形成する工程と、金属膜および窒化アルミニウム膜形成後の基板を処理容器内から搬出する工程と、を有し、金属膜を形成する工程と窒化アルミニウム膜を形成する工程は、処理容器内を非酸素雰囲気に保った状態で連続的に行われる。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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【課題】ｎチャネルＭＯＳトランジスタにおいてｈｉｇｈ−Ｋゲート絶縁膜をｈｉｇｈ−Ｋ誘電体膜と酸化ランタン膜の積層により構成した半導体装置において、酸化ランタン膜のパターニングプロセスを不要とする半導体装置の製造方法を提供する。
【解決手段】界面酸化膜２２上に形成されたｈｉｇｈ−Ｋ誘電体膜２３上に酸化膜２４を形成する工程と、前記ｈｉｇｈ−Ｋ誘電体膜に窒化物層２５を形成する工程と、前記窒化物層および前記酸化膜を第１の素子領域２１Ａから選択的に除去し、第１および第２の素子領域２１Ｂにわたり酸化ランタン膜２６を形成し、前記第１の素子領域においては前記界面酸化膜と前記ｈｉｇｈ−Ｋ誘電体膜と前記酸化ランタン膜を積層した第１の積層構造を、また前記第２の素子領域においては前記界面酸化膜と前記ｈｉｇｈ−Ｋ誘電体膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第２の積層構造を形成する工程と、を含む。 （もっと読む）

【課題】ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能なＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】シリコン基板と、このシリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有するＭＩＳ型電界効果トランジスタを備えた半導体装置。 （もっと読む）

集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】 チップ面積を大きくし過ぎることなく、過電圧、過電力が加わっても破壊されない電界効果トランジスタを提供する。
【解決手段】 本発明の電界効果トランジスタは、
半導体層上に、ゲート電極１１０と、ドレイン電極１０９と、ソース電極１０８と、保護ダイオード（保護ダイオード電極）１１１とが配置され、
ドレイン電極１０９が、保護ダイオード１１１の周囲の一部もしくは全部を囲む状態で形成されているか、または、
ドレイン電極１０９は、複数であり、複数のドレイン電極１０９の少なくとも一対のドレイン電極間に、保護ダイオード１１１が配置されるように形成されていることを特徴とする。 （もっと読む）

【課題】ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素ＭＯＳＦＥＴを提供する。
【解決手段】炭化珪素半導体装置２００は、炭化珪素基板１０と、炭化珪素基板１０上に形成された炭化珪素層２０と、炭化珪素層２０上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０を介して炭化珪素層２０上の所定位置に形成され、ＩＩＩ族軽元素であるＢ、ＡｌまたはＧａをｐ型ドーパントとして含む多結晶シリコンからなるゲート電極４０とを有する。そして、ゲート電極４０中の上記ｐ型ドーパントを、ゲート電極４０直下の炭化珪素層２０とゲート絶縁膜３０との界面近傍に拡散させ、上記ｐ型ドーパントによって界面近傍の不純物準位をパッシベーションする。 （もっと読む）

量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。
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【課題】 ＭＯＳトランジスタを備える半導体素子を提供する。
【解決手段】 半導体素子は、半導体基板の所定領域に形成されて活性領域を区画する素子分離膜を有する。第１活性領域９ａ及び第２活性領域９ｂは（１００）面の中心上面９ｔ及び中心上面９ｔから素子分離膜１４に向けて延びる傾斜エッジ面９ｅを有する。第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔ及び傾斜エッジ面９ｅは第１半導体パターン１５ａ及び第２半導体パターン１５ｂで覆われる。第１半導体パターン１５ａ及び第２半導体パターン１５ｂは中心上面９ｔに平行な（１００）面の平坦な上面１５ｔ及び平坦な上面に実質的に垂直な側壁１５ｓを有する。第１半導体パターン１５ａ及び第２半導体パターン１５ｂの上部を通って側壁に交差する方向に第１ゲートパターン２６ａ及び第２ゲートパターン２６ｂが配置される。 （もっと読む）

トランジスタは、基板と、基板上の一対のスペーサと、基板上且つスペーサ対間のゲート誘電体層と、ゲート誘電体層上且つスペーサ対間のゲート電極層と、ゲート電極層上且つスペーサ対間の絶縁キャップ層と、スペーサ対に隣接する一対の拡散領域とを有する。絶縁キャップ層は、ゲートにセルフアラインされるエッチング停止構造を形成し、コンタクトエッチングがゲート電極を露出させることを防止し、それにより、ゲートとコンタクトとの間の短絡を防止する。絶縁キャップ層は、セルフアラインコンタクトを実現し、パターニング限界に対して一層ロバストな、より幅広なコンタクトを最初にパターニングすることを可能にする。
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サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。
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【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。
【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。 （もっと読む）

低寄生抵抗であるチャネル歪みされたマルチゲートトランジスタとその製造方法に係る。ゲートを連結したチャネル側壁の高さがＨ_ｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成されてよく、ゲートスタックに隣接する半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入してよい。ドーピングされたフィン領域をエッチングして、半導体フィンの、略Ｈ_ｓｉに等しい厚みを除去して、ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成してよい。露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成して、ソース／ドレイン延長キャビティを充填して、ゲートスタックからの長さを、チャネルの長さに実質的に平行な方向に離れる方向に延ばしてよい。 （もっと読む）

【課題】電界効果トランジスタの電気抵抗の小さい金属ゲート構造を提供する。
【解決手段】本発明は、集積回路製造に関するものであって、特に、低抵抗の金属ゲート電極を有する電界効果トランジスタに関するものである。電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。 （もっと読む）

【課題】蛇行した形状に形成されたリセス部を備えることにより、オン抵抗を低減することができる電界効果トランジスタを提供することを目的とする。
【解決手段】電界効果トランジスタ１は、チャネル層１１と、チャネル層１１とヘテロ接合を構成するキャリア供給層１２と、キャリア供給層１２の表面から掘り下げて形成されたリセス部１３と、リセス部１３に沿って形成された第１絶縁層３１と、第１絶縁層３１の上に形成された第１ゲート電極２３と、リセス部１３に対してチャネル長方向の一方側に形成されたソース電極２１と、リセス部１３に対してチャネル長方向の他方側に形成されたドレイン電極２２とを備える。リセス部１３は、ソース電極２１とドレイン電極２２とが平面視で平行に対向するチャネル長の範囲内において、蛇行しながらチャネル長方向と交差する方向に延長されている。 （もっと読む）