【課題】混晶層に発生する転位、結晶欠陥を抑制することができる半導体装置を提供すること。
【解決手段】ｐ型のＳｉ基板１３表面のｎ型ウェル層１６の両端に形成され、ＳｉおよびＧｅからなる混晶層１８と、これらの混晶層１８の表面にそれぞれ形成されたｐ型の不純物注入層１９、２０と、これらの不純物注入層１９、２０をそれぞれドレイン領域、ソース領域とするｐＭＯＳＦＥＴ１５−１と、を具備する素子領域１１と、この素子領域１１を囲うようにＳｉ基板１３の表面に形成された素子分離層１４−１と、この素子分離層１４−１外のＳｉ基板１３の表面に前記素子領域１１の混晶層１８と同一材料で形成され、その主方向が、Ｓｉ基板１３の＜１１０＞方向とは異なるダミーパターン３５と、を具備する。 （もっと読む）

【課題】高誘電率膜のゲート絶縁膜を含むＭＩＳＦＥＴを有する半導体装置に関し、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係によって閾値電圧を容易且つ浅い値に制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に酸化シリコンを主体とする第１の絶縁膜を形成し、第１の絶縁膜上に酸化ハフニウムを主体とする第２の絶縁膜を形成し、熱処理を行い第２の絶縁膜上にシリコンを析出させ、シリコン上にシリコンに対して酸化作用を有する第３の絶縁膜を形成し、第３の絶縁膜上に金属膜のゲート電極を形成し、熱処理を行い第３の絶縁膜の酸化作用によってシリコンを酸化させる。 （もっと読む）

不揮発性メモリセルにアクセスするための半導体装置が提供される。いくつかの実施形態においては、半導体装置は、ソース、ドレインおよびウェルを含む半導体層の縦型スタックを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間の電流の流れを発生させる。
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【課題】比較的低い温度のもとで、良質で、かつ、薄いシリコン酸化膜等を均一に形成することができる半導体装置の製造方法を提供する。
【解決手段】ステップ１では、半導体基板がモノシラン（ＳｉＨ₄）に暴露される。次に、ステップ２では、残存するモノシラン（ＳｉＨ₄）が排気される。そして、ステップ３では、半導体基板が亜酸化窒素プラズマに晒される。ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成される。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】高誘電率ゲート絶縁膜として機能するＨｆ含有絶縁膜４ａ，４ｂ上にメタルゲート電極であるゲート電極ＧＥ１，ＧＥ２が形成され、ゲート電極ＧＥ１，ＧＥ２は、金属膜７ａ，７ｂ，７ｃの積層膜からなる金属膜７とその上のシリコン膜８との積層構造を有している。金属膜７の最下層の金属膜７ａは、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜または窒化タングステン膜からなり、金属膜７ｂは、ハフニウム膜、ジルコニウム膜またはアルミニウム膜からなり、金属膜７ｃは、金属膜７ａと同種の材料からなる膜である。 （もっと読む）

【課題】微細化が進んでも適切な歪を生じさせることができる半導体装置の製造方法を提供する。
【解決手段】ｎチャネルトランジスタ形成予定領域５１ｎを覆う部分を残しながら絶縁膜６のエッチバックを行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内のゲート電極４の側方にサイドウォール６ａを形成する。サイドウォール６ａをマスクとして半導体基板１の表面にｐ型不純物を導入してｐ型不純物導入領域８ｐを形成し、サイドウォール６ａをマスクとしてｐ型不純物導入領域８ｐの表面に溝９を形成する。溝９内にＳｉＧｅ層１０を成長させる。絶縁膜６のエッチバックを行うことにより、ｎチャネルトランジスタ形成予定領域５１ｎ内のゲート電極４の側方にサイドウォールを形成し、ｎチャネルトランジスタ形成予定領域５１ｎ内において、このサイドウォールをマスクとして半導体基板１の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する。 （もっと読む）

【課題】簡易な手順で、高誘電率ゲート絶縁膜とメタルゲート電極とのゲートスタック構造を有する相補型トランジスタの閾値を調整する。
【解決手段】相補型トランジスタの第１導電型のトランジスタ（１６２）の閾値電圧を変化させる第１の調整用金属を第１導電型のトランジスタ（１６２）および第２導電型のトランジスタ（１６０）に同時に添加し、第２導電型のトランジスタ（１６０）のメタルゲート電極（１１０ａ）上から第１の調整用金属の拡散を抑制する拡散抑制元素を添加する。 （もっと読む）

【課題】工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現する。
【解決手段】ゲート電極１０４ａ，１０４ｂ及びソース／ドレイン領域１０７ａ，１０７ｂのＮｉシリサイド化を行うに際して、１回目のＮｉシリサイド化の後に１回目のｍsecアニール処理であるフラッシュランプアニール処理を行い、２回目のＮｉシリサイド化、更には必要であれば２回目のフラッシュランプアニール処理を行って、ソース／ドレイン領域１０７ａ，１０７ｂ上には１回目のフラッシュランプアニール処理で形成されたＮｉＳｉ層１１１ｂを維持した状態で、フル・シリサイドゲート電極１１５ａ，１１５ｂを形成する。 （もっと読む）

【課題】チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、絶縁膜３、多結晶シリコン膜４及びアモルファスシリコン膜５を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜４及びアモルファスシリコン膜５の側方にサイドウォール６を形成する。サイドウォール６をマスクとして半導体基板１の表面にｐ型不純物を導入して不純物導入領域７を形成する。サイドウォール６をマスクとして不純物導入領域７の表面に溝８を形成する。溝８内にＳｉＧｅ層９を選択成長させる。アモルファスシリコン膜５を選択的に除去して、多結晶シリコン膜４を露出する。多結晶シリコン膜４上に導電層１１を形成する。 （もっと読む）

【課題】トランジスタ特性を向上させる。
【解決手段】ＳＴＩ１０９と、ＳＴＩ１０９によって互いに分離されたｐ型ウェル１０２及びｎ型ウェル１０３と、ｐ型ウェル１０２及びｎ型ウェル１０３上に形成されたＳｉＧｅ膜１０８とを有するＳｉ基板１０１を用意する工程と、ｎ型ウェル１０３上に位置するＳｉＧｅ膜１０８をＳｉＯ_２膜１１６で被覆する工程と、ＳｉＯ_２膜１１６をマスクとして酸化処理を行うことによりｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を酸化し、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を形成する工程（（ｃ））と、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を除去する工程（（ｄ））と、を行い、半導体装置を製造する。 （もっと読む）

【課題】ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用し、且つゲート絶縁膜におけるダメージ発生を防止でき、素子特性の向上及びしきい値制御性の向上をはかる。
【解決手段】ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置において、Ｓｉ基板２０２上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層２０５と、第１のＳｉＧｅ層２０５上にゲート絶縁膜２０６を介して形成されたゲート電極２０８と、ｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つチャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層２１４と、第１のＳｉＧｅ層２０５と第２のＳｉＧｅ層２１４とを分離するように、基板の表面部でＳｉＧｅ層２０５，２１４間に挿入されたＳｉ層２２２とを備えた。 （もっと読む）

【課題】ソース・ドレイン領域にエピタキシャル結晶を含み、エピタキシャル結晶上の金属シリサイドに起因する接合リークの発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、ファセット面１３ｆを有するエピタキシャル結晶層１３を有するＭＩＳＦＥＴ１０と、ＭＩＳＦＥＴ１０を他の素子から電気的に分離し、上層３ａのゲート電極１２側の端部の水平方向の位置が下層３ｂのそれよりもゲート電極１２に近く、上層３ａの一部がファセット面１３ｆに接する素子分離絶縁膜３と、エピタキシャル結晶層１３の上面、およびファセット面１３ｆの上層３ａとの接触部よりも上側の領域に形成されたシリサイド層１８と、を有する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を備えたＣＭＩＳＦＥＴの性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１のｐ型ウエルＰＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ａを介して形成されたゲート電極ＧＥ１を有し、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ型ウエルＮＷの表面上に、ゲート絶縁膜として機能するＨｆ含有絶縁膜３ｂを介して形成されたゲート電極ＧＥ２を有している。ゲート電極ＧＥ１，ＧＥ２は、金属膜７とその上のシリコン膜８との積層構造を有している。Ｈｆ含有絶縁膜３ａは、Ｈｆと希土類元素とＳｉとＯとＮとからなる絶縁材料膜またはＨｆと希土類元素とＳｉとＯとからなる絶縁材料膜であり、Ｈｆ含有絶縁膜３ｂは、ＨｆとＡｌとＯとＮとからなる絶縁材料膜またはＨｆとＡｌとＯとからなる絶縁材料膜である。 （もっと読む）

【課題】
【解決手段】半導体ウエハを処理するための方法であって：酸化ランタンまたは酸化ランタニド（例えば、Ｄｙ₂Ｏ₃、Ｐｒ₂Ｏ₃、Ｃｅ₂Ｏ₃）を含む層を準備する工程と；炭酸水である水溶液を供給することにより、酸化ランタンまたは酸化ランタニドを含む層を特定の領域で除去して、酸化ランタンまたは酸化ランタニドを含む層が上に蒸着された表面を露出させる工程とを備える方法が開示されている。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】ゲート絶縁膜として高誘電体膜を使用すると、半導体装置の微細化を図ることができるが、半導体装置の性能低下を招来する場合があった。
【解決手段】半導体装置では、半導体基板１０１の上面上に、界面酸化層１０２、ゲート絶縁膜１０４及びゲート電極１０７が順に設けられている。ゲート絶縁膜１０４は、第１の高誘電体膜１０３と第２の高誘電体膜１０５とを有している。第１の高誘電体膜１０３は、界面酸化層１０２の上に設けられ、窒素を含有している。第２の高誘電体膜１０５は、第１の高誘電体膜１０３の上に設けられ、窒素を含有している。第１の高誘電体膜１０３における窒素濃度は、第２の高誘電体膜１０５における窒素濃度よりも低い。 （もっと読む）

【課題】チャネル領域に歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】第一半導体からなる半導体基板１と、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート絶縁膜２を介したゲート電極３下のチャネル領域４と、チャネル領域４に隣接する不純物原子が注入されたソース／ドレイン拡散層領域５，６と、を有し、ソース／ドレイン拡散層領域５，６に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層７を含み、一軸歪み誘発層７の底部と半導体基板１との界面で格子不整合が起こっており、一軸歪み誘発層７を形成した際に生じる半導体基板１との格子整合に起因する歪みが緩和している。 （もっと読む）

【課題】ＡＬＤがＣＶＤに比べて優れたコンフォーミティ（ｃｏｆｏｒｍａｌｉｔｙ）、成膜速度及び均一性を備えた気相堆積方法を提供する。
【解決手段】シリコンナイトライド層を含む、超高品質シリコン含有化合物層を形成するため、複数の順次的なステップ１４０が、反応チャンバー中で実施される。好ましい実施態様において、シリコン前駆物質としてトリシランを用いて、シリコン層が基板上に堆積１００される。シリコン前駆物質は、反応チャンバーから除去される１１０。その後、シリコンナイトライド層が、シリコン層を窒化すること１２０によって形成される。窒素反応物質は、反応チャンバーから除去される１１０。これらのステップ１００、１１０、１２０及び１３０を繰り返すことによって、所望の厚さのシリコンナイトライド層が形成される。 （もっと読む）

【課題】メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上に形成されたシリコンと酸素とを含む第１絶縁膜１２ａと、前記第１絶縁膜上に形成された前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜１２ｂと、で構成されるゲート絶縁膜１２と、前記ゲート絶縁膜上に形成された金属層１３を含むゲート電極１５と、前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成されたシリコンと窒素を含む第１側壁絶縁膜１６と、前記第１側壁絶縁膜の側面、および前記第１絶縁膜の前記第１絶縁膜の側面に形成されたシリコンと酸素とを含む第２側壁絶縁膜１７と、を具備する。 （もっと読む）

【課題】ゲート電極中の不純物がゲート絶縁膜を突き抜けてチャネル領域に拡
散するのを抑制し、ソース・ドレイン領域の不純物イオンが部分的にチャネル領
域方向に異常拡散するのを防ぐ。
【解決手段】ゲート絶縁膜３上に、ポリシリコン膜４を被着してゲート電極５
パターンにパターンニングした後、ソース・ドレイン領域９を形成する前に、窒
素を含む雰囲気中で窒化処理を行って、ゲート電極５端部付近のゲート絶縁膜３
中に新たに窒素を導入する。または、ゲート電極５のパターンニング後、ソース
・ドレイン領域９を形成する前に、酸化処理を行うことによってゲート電極５の
パターンニングの際に生じるダメージや汚染の一部を酸化膜中に取り込んで基板
から除去する。その後、窒化処理を行うことにより、酸化処理によってゲート電
極５端部付近に形成され、ダメージを含む酸化膜に積極的に窒素を導入する。 （もっと読む）