半導体装置およびその製造方法
【課題】メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上に形成されたシリコンと酸素とを含む第１絶縁膜１２ａと、前記第１絶縁膜上に形成された前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜１２ｂと、で構成されるゲート絶縁膜１２と、前記ゲート絶縁膜上に形成された金属層１３を含むゲート電極１５と、前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成されたシリコンと窒素を含む第１側壁絶縁膜１６と、前記第１側壁絶縁膜の側面、および前記第１絶縁膜の前記第１絶縁膜の側面に形成されたシリコンと酸素とを含む第２側壁絶縁膜１７と、を具備する。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上に形成されたシリコンと酸素とを含む第１絶縁膜１２ａと、前記第１絶縁膜上に形成された前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜１２ｂと、で構成されるゲート絶縁膜１２と、前記ゲート絶縁膜上に形成された金属層１３を含むゲート電極１５と、前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成されたシリコンと窒素を含む第１側壁絶縁膜１６と、前記第１側壁絶縁膜の側面、および前記第１絶縁膜の前記第１絶縁膜の側面に形成されたシリコンと酸素とを含む第２側壁絶縁膜１７と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を有するＭＯＳＦＥＴ構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの集積度を向上させるため、ＭＯＳＦＥＴ構造の微細化をしてきた。すなわち、ゲート電極の長さ、ゲート絶縁膜の厚さおよびソース・ドレイン拡散層の深さなどの素子寸法が縮小されてきた。そのうち、ＳｉＯ２系ゲート絶縁膜を薄膜化させると、トンネル電流に起因してリーク電流が生じ、素子の不良が発生する。また、ゲート電極を薄膜化した場合、不純物が導入されたポリシリコンゲート電極のゲート絶縁膜側界面で、空乏化が無視できなくなった。この問題を解決するために、ゲート絶縁膜に高誘電率系絶縁膜が用いられ、ゲート電極にメタルゲート電極技術が利用されてきた。高誘電率材料をゲート絶縁膜に用いることにより、物理的な膜厚が厚くても、電気的膜厚の薄膜化が可能となった。また、金属系材料をゲート電極に用いることにより、ゲート絶縁膜側界面で空乏化を抑制することが可能となる（例えば、特許文献１乃至３）。
【０００３】
しかし、従来構造でＭＯＳＦＥＴを形成する場合、メタルゲート電極材料の酸化を抑制するため、メタルゲート電極の側面を保護するためにシリコン窒化膜を成膜する必要がある。これに伴い、ゲート絶縁膜側面にも誘電率が高いシリコン窒化膜が形成されるため、ＭＯＳＦＥＴの寄生容量が増大し、トランジスタ特性を劣化させるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−７４５２５号公報
【特許文献２】特開２００７−１３４４３２号公報
【特許文献３】特開２００８−９１５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に形成されたシリコンと酸素とを含む第１絶縁膜と、前記第１絶縁膜上に形成された前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜と、で構成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属層を含むゲート電極と、前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成されたシリコンと窒素を含む第１側壁絶縁膜と、前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面に形成されたシリコンと酸素とを含む第２側壁絶縁膜と、を具備する。
【０００７】
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、シリコンと酸素とを含む第１絶縁膜を形成し、前記第１絶縁膜上に、前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜を形成し、前記第２絶縁膜上に、金属層を含むゲート電極層を形成し、前記ゲート電極層を加工し、ゲート電極を形成し、前記第２絶縁膜および前記第１絶縁膜を加工し、ゲート絶縁膜を形成し、前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に、シリコンと窒素を含む第１側壁絶縁膜を形成し、前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面にシリコンと酸素を含む第２側壁絶縁膜を形成する。
【発明の効果】
【０００８】
本発明によれば、メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係る下地に対するシリコン窒化膜（Ｓｉ３Ｎ４）の成膜レートを示すグラフ図。
【図２】本発明の実施の形態に係る半導体装置を示す断面図。
【図３】本発明の実施の形態に係る半導体装置の変形例を示す断面図。
【図４】本発明の実施の形態に係り、隣接した２つの半導体装置を示す断面図。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、製造工程を示す断面図。
【図７】図６に続く、製造工程を示す断面図。
【図８】図７に続く、製造工程を示す断面図。
【図９】本発明の変形例を示すものであり、図７に続く、製造工程を示す断面図。
【図１０】図８に続く、製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
本発明の実施の形態について図面を参照して説明する。説明に際し、全図にわたり、同一部分には同一の符号を付す。
【００１１】
［下地に対するシリコン窒化膜（Ｓｉ３Ｎ４）の成膜レート］
本実施形態における半導体装置のＭＯＳＦＥＴ構造は、下地膜の材料によって、その上に形成されるシリコン窒化膜の成膜レートが異なることを利用して、メタル電極の側面のみにシリコン窒化膜を形成可能とするものである。以下に、下地膜によるシリコン窒化膜の成膜レートについて説明する。
【００１２】
図１は、下地膜に対して原料ガスを供給した場合において、下地膜上に形成されるシリコン窒化膜の成膜レートを示している。シリコン窒化膜の成膜は、原料ガスとしてのシラン系ガスとアンモニアガスとを同時に下地膜上に供給することにより行われる。
【００１３】
図１に示すように、下地膜上にシリコン窒化膜が形成される場合、全ての下地膜において、シリコン窒化膜の成膜速度は同じである。しかし、下地膜によってガスを供給してからシリコン窒化膜の成膜が始まるまでの時間（インキュベーション時間）には差がある。下地膜がＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜の場合、ガスの供給と同時にシリコン窒化膜の成膜が始まる。一方、下地膜がＳｉ膜、ＳｉＯ膜、ＳｉＯ２膜およびＳｉＯＮ膜の場合、ガスを供給してから５分程でシリコン窒化膜の成膜が始まる。すなわち、Ｓｉ膜、ＳｉＯ膜、ＳｉＯ２膜およびＳｉＯＮ膜上にシリコン窒化膜の成膜が始まるときには、すでにＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜上に膜厚が３ｎｍ程度のシリコン窒化膜が形成されている。したがって、ＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜上にシリコン窒化膜の成膜が始まった後、Ｓｉ膜、ＳｉＯ膜、ＳｉＯ２膜およびＳｉＯＮ膜上にシリコン窒化膜の成膜が始まる前に、ガスの供給を止めれば、ＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜上のみにシリコン窒化膜を形成することができる。
【００１４】
このように、本実施形態では、下地膜によるインキュベーション時間の差を利用することにより、ＭＯＳＦＥＴにおけるメタルゲート電極（例えば、ＴｉＮ膜）およびゲート絶縁膜における高誘電率材料部（例えば、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜）の側面のみにシリコン窒化膜を形成することが可能となる。
【００１５】
［構造］
次に、図２を参照して本実施形態に係る半導体装置としてのＭＯＳＦＥＴ構造について説明する。
【００１６】
図２に示すＭＯＳＦＥＴ構造は、素子分離領域１１が形成された半導体基板（例えば、シリコン基板）１０、ＬＤＤ（Lightly Doped Drain）拡散層１８、ゲート絶縁膜１２、ゲート電極１５、第１側壁絶縁膜１６および第２側壁絶縁膜１７で構成されている。尚、図２において、Ｓ／Ｄ拡散層は省略している。
【００１７】
素子分離領域１１およびＬＤＤ拡散層１８が形成された半導体基板１０上に、ゲート絶縁膜１２が形成されている。このゲート絶縁膜１２は、半導体基板１０上に形成されたシリコン酸化膜（例えば、ＳｉＯおよびＳｉＯ２膜）で構成される第１絶縁膜１２ａと、第１絶縁膜１２ａ上に形成された高誘電率材料（例えば、ＨｆＯ膜）で構成される第２絶縁膜１２ｂとの積層膜で構成されている。このゲート絶縁膜１２上に、ゲート電極１５が形成されている。このゲート電極１５は、ゲート絶縁膜１２上に形成されたメタル層１３（例えば、ＴｉＮ膜）と、メタル層１３上に形成されたポリシリコン層１４との積層膜で構成されている。このメタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に直接接するように、第１側壁絶縁膜１６が形成されている。この第１側壁絶縁膜１６は、例えばシリコン窒化膜で構成される。ゲート絶縁膜１２の第１絶縁膜１２ａ、第１側壁絶縁膜１６およびポリシリコン層１４の側面に、シリコン窒化膜より誘電率が低い膜（例えば、シリコン酸化膜）で構成される第２側壁絶縁膜１７が形成されている。この第２側壁絶縁膜１７は、ゲート絶縁膜１２の第１絶縁膜１２ａの側面に直接接するように形成されている。
【００１８】
尚、ゲート電極１５は、メタル層１３とポリシリコン層１４との積層膜に限らず、メタル層１３を含んでいれば、１層または３層以上でもよい。
【００１９】
また、ゲート絶縁膜１２の第１絶縁膜１２ａは、シリコン酸化膜に限らず、シリコンと酸素とを含む絶縁膜であればよい。具体的には、シリコン酸窒化膜（ＳｉＯＮ膜）等が適用可能である。
【００２０】
また、ゲート絶縁膜１２の第２絶縁膜１２ｂは、ＨｆＯ膜に限らず、高誘電率材料を含む膜であればよい。高誘電率材料としては、第１絶縁膜１２ａよりも誘電率が高く、高融点金属と酸素とを主成分とする膜である。具体的には、ＡｌＯ、ＳｉＯ、ＬａＯ（もしくはＡｌ、Ｓｉ、Ｌａ、Ｈｆの少なくとも一種類以上の元素を含む酸化物）またはこれらの積層膜等が適用可能である。
【００２１】
さらに、メタル電極１３は、ＴｉＮに限らず、金属材料を含む膜であればよい。具体的には、Ｗ、Ｔａ、Ｐｔ、Ｎｉ、Ｈｆ、Ａｌ、Ｔｉ（もしくはＷ、Ｔａ、Ｐｔ、Ｎｉ、Ｈｆ、Ａｌ、Ｔｉの少なくとも一種類以上の元素を含む窒化物）またはこれらの積層膜等が適用可能である。
【００２２】
上記実施の形態によれば、メタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面のみにシリコン窒化膜で構成された第１側壁絶縁膜１６が形成され、ゲート絶縁膜１２の第１絶縁膜１２ａの側面にシリコン酸化膜で構成された第２側壁絶縁膜１７が形成されている。したがって、メタル層１３がシリコン窒化膜で覆われているため、メタル層１３の酸化を抑制することができる。
【００２３】
また、ゲート絶縁膜１２の第１絶縁膜１２ａの側面には、シリコン窒化膜が形成されず、シリコン窒化膜よりも誘電率の小さいシリコン酸化膜が形成されている。このため、寄生容量の増大を抑制することができる。すなわち、本実施形態は、メタル層１３の酸化を抑制すると同時に、ＭＯＳＦＥＴの寄生容量の増大を抑制し、トランジスタ特性の向上を図ることができる。
【００２４】
さらに、ゲート絶縁膜１２は、シリコン酸化膜で構成される第１絶縁膜１２ａと高誘電率材料で構成される第２絶縁膜１２ｂとの積層膜である。上述したように、ゲート絶縁膜１２に高誘電率材料を用いることにより、電気的膜厚の薄膜化やゲートリーク電流の低減化を図ることができる。しかし、ゲート絶縁膜１２に高誘電率材料のみを用いた場合、半導体基板１０との界面に界面準位がつくられ、移動度の劣化が生じる。本実施形態では、高誘電率材料と半導体基板１０との間に、欠陥密度が最小であり、移動度の観点の劣化が生じないシリコン酸化膜が形成されている。これにより、ゲート絶縁膜１２に高誘電率材料のみを用いた場合の問題も回避することができる。
【００２５】
図３は、本実施形態に係るＭＯＳＦＥＴ構造の変形例を示している。図３に示すように、ゲート絶縁膜１２の第１絶縁膜１２ａと第２側壁絶縁膜との間およびポリシリコン電極１４と第２側壁絶縁膜との間に、第１側壁絶縁膜１６’が形成されてもよい。第１側壁絶縁膜１６’は、ゲート絶縁膜１２の第１絶縁膜１２ａの側面およびポリシリコン電極１４の側面に直接接するように形成されている。第１側壁絶縁膜１６’は例えば、第１側壁絶縁膜１６と同一の材料であり、第１側壁絶縁膜１６’の膜厚は、第１側壁絶縁膜１６の膜厚よりも薄い。第２側壁絶縁膜は、第１側壁絶縁膜１６’の側面に直接接するように形成されている。
【００２６】
尚、第１側壁絶縁膜１６’は、ゲート絶縁膜１２の第１絶縁膜１２ａの側面およびポリシリコン電極１４の側面において、不連続に形成されてもよい。
【００２７】
すなわち、本変形例において、メタル電極１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に、第１側壁絶縁膜１６が形成されている。そして、ゲート絶縁膜１２の第１絶縁膜１２ａの側面およびポリシリコン電極１４の側面に、膜厚が第１側壁絶縁膜１６よりも薄い第１側壁絶縁膜１６’が形成されているか、または形成されていない。
【００２８】
上記変形例において、メタル層１３およびゲート絶縁膜１２の第２絶縁膜１２ｂに形成される第１側壁絶縁膜１６が２ｎｍ程度である場合、ゲート絶縁膜１２の第１絶縁膜１２ａに形成される第１側壁絶縁膜１６の膜厚は、これ以下となる。このように極薄いシリコン窒化膜の誘電率は僅かであり、寄生容量に影響を与えない。このため、シリコン窒化膜の上にシリコン酸化膜が形成された状態において、ゲート絶縁膜１２の第１絶縁膜１２ａの側面に形成されるシリコン窒化膜とシリコン酸化膜の誘電率の和は、メタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に形成されたシリコン窒化膜とシリコン酸化膜の誘電率の和より低く抑えることができる。したがって、変形例によっても実施形態と同様の効果を得ることができる。
【００２９】
図４は、本実施形態に係る隣接した２つのＭＯＳＦＥＴ構造を示している。図４に示すように、本実施形態において、隣接したＭＯＳＦＥＴ１および２は、メタル電極１３の側面およびの第２絶縁膜１２ｂの側面に第１側壁絶縁膜１６が形成され、ゲート絶縁膜１２の第１絶縁膜１２ａの側面および第１側壁絶縁膜１６の側面に第２側壁絶縁膜が形成されている。このＭＯＳＦＥＴ１および２を覆うようにシリコン基板１０上全面に、層間絶縁膜２０が形成されている。このとき、ＭＯＳＦＥＴ１のメタル電極１３および第２絶縁膜１２ｂとＭＯＳＦＥＴ２のメタル電極１３および第２絶縁膜１２ｂとの間の領域Ａには、シリコン窒化膜で構成される第１側壁絶縁膜１６が形成されている。一方、ＭＯＳＦＥＴ１の第１絶縁膜１２ａとＭＯＳＦＥＴ２の第１絶縁膜１２ａとの間の領域Ｂには、第１側壁絶縁膜１６が形成されていない。この第１側壁絶縁膜１６を構成するシリコン窒化膜は、シリコン酸化膜や層間絶縁膜２０よりも誘電率が高い。すなわち、領域Ａにシリコン窒化膜で構成される第１側壁絶縁膜１６が形成されているため、領域Ａの電気容量は、領域Ｂの電気容量よりも大きい。
【００３０】
また、この領域Ａの電気容量と領域Ｂの電気容量との大小関係は、図３における第１側壁絶縁膜１６’が第１絶縁膜１２ａの側面に形成されている場合も同様である。すなわち、領域Ａに形成された第１側壁絶縁膜１６は領域Ｂに形成された第１側壁絶縁膜１６’よりも厚いため、領域Ａの電気容量は領域Ｂの電気容量よりも大きくなる。
【００３１】
このように、隣接したＭＯＳＦＥＴ１および２間において、領域Ａの電気容量のほうが領域Ｂの電気容量よりも大きくなることにより、回路動作の速度向上を図ることができる。
【００３２】
［製造方法］
以下に、本実施形態に係るＭＯＳＦＥＴ構造の製造工程について説明する。図５乃至図１０は、本実施形態に係る半導体装置のＭＯＳＦＥＴ構造の製造工程の断面図を示す。
【００３３】
まず、図５に示すように、半導体基板１０内に、素子分離領域１１が形成される。この素子分離領域１１は、半導体基板上に形成されたシリコン酸化膜（図示せず）およびシリコン窒化膜（図示せず）をマスクとして基板内に溝が形成され、この溝に絶縁膜が埋め込まれることで形成される。素子分離領域１１により、素子領域は区画される。その後、マスクとしてのシリコン酸化膜およびシリコン窒化膜は、エッチングにより除去される。
【００３４】
次に、図６に示すように、半導体基板１０上に、シリコン酸化膜で構成される第１絶縁膜１２ａが形成される。この第１絶縁膜１２ａ上に、高誘電率材料で構成される第２絶縁膜１２ｂが形成される。次に、第２絶縁膜１２ｂ上に、例えばＣＶＤ法によりメタル層１３が形成される。このメタル層１３上に、ポリシリコン層１４が形成される。
【００３５】
次に、図７に示すように、ゲート電極に対応する図示せぬマスクを用いて、ポリシリコン層１４、メタル層１３、第２絶縁膜１２ｂおよび第１絶縁膜１２ａが順にエッチングされる。これにより、ポリシリコン層１４、メタル層１３とからなるゲート電極１５および第１絶縁膜１２ａ、第２絶縁膜１２ｂとからなるゲート絶縁膜１２で構成されるメタルゲートスタック構造が形成される。
【００３６】
次に、図８に示すように、メタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に、シリコン窒化膜で構成される第１側壁絶縁膜１６が形成される。この第１側壁絶縁膜１６は、シラン系ガス（ＳｉＨ）とアンモニアガス（ＮＨ３）とを同時に流すＣＶＤ法により、形成される。また、上述したように、第１側壁絶縁膜１６は、インキュベーション時間の差により、メタル層１３の側面および高誘電率材料で構成される第２絶縁膜１２ｂの側面のみに形成される。尚、シラン系ガスとしては、ＨＣＤ（Hexachlorodisilane）、ＤＣＳ（Dichlorosilane）またはＢＴＢＡＳ（Bis tertial butyl amino silane）等があげられる。シラン系ガスとしてＨＣＤが用いられる場合、６５０度以下、１００Ｐａ以下の条件で、例えば、５５０度５０Ｐａで行われる。また、シラン系ガスとしてＤＣＳが用いられる場合、８００度以下、１００Ｐａ以下の条件で、例えば、７００度５０Ｐａで行われる。さらに、シラン系ガスとしてＢＴＢＡＳが用いられる場合、６５０度以下、１００Ｐａ以下の条件、例えば、５５０度５０Ｐａで行われる。
【００３７】
尚、図９に示すように、第１側壁絶縁膜１６が形成される工程において、上記変形例において説明したように、ゲート絶縁膜１２の第１絶縁膜１２ａおよびポリシリコン電極１４の側面に、膜厚が第１側壁絶縁膜１６よりも薄い第１側壁絶縁膜１６’を形成してもよい。この第１側壁絶縁膜１６’は、ゲート絶縁膜１２の第１絶縁膜１２ａおよびポリシリコン電極１４の側面において、不連続であってもよい。
【００３８】
次に、図１０に示すように、メタル層１３の側面および第２絶縁膜１２ｂの側面に形成された第１側壁絶縁膜１６をマスクとして、半導体基板１０内に不純物イオンが注入され、ＬＤＤ拡散層１８が形成される。
【００３９】
次に、図２に示すように、第１側壁絶縁膜１６、第１絶縁膜１２ａおよびポリシリコン電極１４の側面に、シリコン酸化膜により構成された第２側壁絶縁膜１７が形成される。この第２側壁絶縁膜１７は、シリコン酸化膜が半導体基板１０上全面に形成された後、エッチバックされることにより、第１側壁絶縁膜１６、第１絶縁膜１２ａおよびポリシリコン電極１４の側面に残される。この後、第２側壁絶縁膜１７を含むゲート電極構造をマスクとして半導体基板１０内に、不純物イオンが注入され、図示せぬＳ／Ｄ拡散層が形成される。
【００４０】
尚、図９に示す第１絶縁膜１２ａおよびポリシリコン電極１４の側面に第１側壁絶縁膜１６’が形成された場合でも、図１０と同様に、半導体基板１０内にＬＤＤ拡散層１８が形成される。その後、図３に示すように、第１側壁絶縁膜１６および１６’の側面に、第２側壁絶縁膜１７が形成される。
【００４１】
通常のＭＯＳＦＥＴの製造工程は、ゲート電極１５を形成した後、全面にシリコン窒化膜が形成される。この後、シリコン窒化膜がエッチバックされ、側壁絶縁膜が形成される。このエッチバックの際、後にＬＤＤ拡散層１８が形成されるシリコン基板１０が過剰エッチングされてしまう。このため、ＭＯＳＦＥＴの寄生抵抗が増大し、トランジスタ特性が低下してしまう。
【００４２】
これに対して、本実施形態の製造方法では、インキュベーション時間の差を利用することにより、メタル層１３の側面および第２絶縁膜１２ｂの側面のみに選択的にシリコン窒化膜で構成された第１側壁絶縁膜１６を形成している。したがって、エッチバック工程が不要であるため、製造工程を削減することができ、デバイスの生産性が上がる。さらに、エッチバック工程に伴うシリコン基板１０の過剰エッチングが防止され、トランジスタ特性の向上を図ることができる。
【００４３】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４４】
１，２…ＭＯＳＦＥＴ、１０…シリコン基板、１２…ゲート絶縁膜、１３…メタル層、１４…ポリシリコン層、１５…ゲート電極、１６，１６’…第１側壁絶縁膜、１７…第２側壁絶縁膜。
【技術分野】
【０００１】
本発明は、メタルゲート電極を有するＭＯＳＦＥＴ構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの集積度を向上させるため、ＭＯＳＦＥＴ構造の微細化をしてきた。すなわち、ゲート電極の長さ、ゲート絶縁膜の厚さおよびソース・ドレイン拡散層の深さなどの素子寸法が縮小されてきた。そのうち、ＳｉＯ２系ゲート絶縁膜を薄膜化させると、トンネル電流に起因してリーク電流が生じ、素子の不良が発生する。また、ゲート電極を薄膜化した場合、不純物が導入されたポリシリコンゲート電極のゲート絶縁膜側界面で、空乏化が無視できなくなった。この問題を解決するために、ゲート絶縁膜に高誘電率系絶縁膜が用いられ、ゲート電極にメタルゲート電極技術が利用されてきた。高誘電率材料をゲート絶縁膜に用いることにより、物理的な膜厚が厚くても、電気的膜厚の薄膜化が可能となった。また、金属系材料をゲート電極に用いることにより、ゲート絶縁膜側界面で空乏化を抑制することが可能となる（例えば、特許文献１乃至３）。
【０００３】
しかし、従来構造でＭＯＳＦＥＴを形成する場合、メタルゲート電極材料の酸化を抑制するため、メタルゲート電極の側面を保護するためにシリコン窒化膜を成膜する必要がある。これに伴い、ゲート絶縁膜側面にも誘電率が高いシリコン窒化膜が形成されるため、ＭＯＳＦＥＴの寄生容量が増大し、トランジスタ特性を劣化させるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−７４５２５号公報
【特許文献２】特開２００７−１３４４３２号公報
【特許文献３】特開２００８−９１５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に形成されたシリコンと酸素とを含む第１絶縁膜と、前記第１絶縁膜上に形成された前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜と、で構成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属層を含むゲート電極と、前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成されたシリコンと窒素を含む第１側壁絶縁膜と、前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面に形成されたシリコンと酸素とを含む第２側壁絶縁膜と、を具備する。
【０００７】
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、シリコンと酸素とを含む第１絶縁膜を形成し、前記第１絶縁膜上に、前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜を形成し、前記第２絶縁膜上に、金属層を含むゲート電極層を形成し、前記ゲート電極層を加工し、ゲート電極を形成し、前記第２絶縁膜および前記第１絶縁膜を加工し、ゲート絶縁膜を形成し、前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に、シリコンと窒素を含む第１側壁絶縁膜を形成し、前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面にシリコンと酸素を含む第２側壁絶縁膜を形成する。
【発明の効果】
【０００８】
本発明によれば、メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係る下地に対するシリコン窒化膜（Ｓｉ３Ｎ４）の成膜レートを示すグラフ図。
【図２】本発明の実施の形態に係る半導体装置を示す断面図。
【図３】本発明の実施の形態に係る半導体装置の変形例を示す断面図。
【図４】本発明の実施の形態に係り、隣接した２つの半導体装置を示す断面図。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、製造工程を示す断面図。
【図７】図６に続く、製造工程を示す断面図。
【図８】図７に続く、製造工程を示す断面図。
【図９】本発明の変形例を示すものであり、図７に続く、製造工程を示す断面図。
【図１０】図８に続く、製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
本発明の実施の形態について図面を参照して説明する。説明に際し、全図にわたり、同一部分には同一の符号を付す。
【００１１】
［下地に対するシリコン窒化膜（Ｓｉ３Ｎ４）の成膜レート］
本実施形態における半導体装置のＭＯＳＦＥＴ構造は、下地膜の材料によって、その上に形成されるシリコン窒化膜の成膜レートが異なることを利用して、メタル電極の側面のみにシリコン窒化膜を形成可能とするものである。以下に、下地膜によるシリコン窒化膜の成膜レートについて説明する。
【００１２】
図１は、下地膜に対して原料ガスを供給した場合において、下地膜上に形成されるシリコン窒化膜の成膜レートを示している。シリコン窒化膜の成膜は、原料ガスとしてのシラン系ガスとアンモニアガスとを同時に下地膜上に供給することにより行われる。
【００１３】
図１に示すように、下地膜上にシリコン窒化膜が形成される場合、全ての下地膜において、シリコン窒化膜の成膜速度は同じである。しかし、下地膜によってガスを供給してからシリコン窒化膜の成膜が始まるまでの時間（インキュベーション時間）には差がある。下地膜がＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜の場合、ガスの供給と同時にシリコン窒化膜の成膜が始まる。一方、下地膜がＳｉ膜、ＳｉＯ膜、ＳｉＯ２膜およびＳｉＯＮ膜の場合、ガスを供給してから５分程でシリコン窒化膜の成膜が始まる。すなわち、Ｓｉ膜、ＳｉＯ膜、ＳｉＯ２膜およびＳｉＯＮ膜上にシリコン窒化膜の成膜が始まるときには、すでにＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜上に膜厚が３ｎｍ程度のシリコン窒化膜が形成されている。したがって、ＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜上にシリコン窒化膜の成膜が始まった後、Ｓｉ膜、ＳｉＯ膜、ＳｉＯ２膜およびＳｉＯＮ膜上にシリコン窒化膜の成膜が始まる前に、ガスの供給を止めれば、ＴｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜上のみにシリコン窒化膜を形成することができる。
【００１４】
このように、本実施形態では、下地膜によるインキュベーション時間の差を利用することにより、ＭＯＳＦＥＴにおけるメタルゲート電極（例えば、ＴｉＮ膜）およびゲート絶縁膜における高誘電率材料部（例えば、Ａｌ２Ｏ３膜、ＨｆＯ膜およびＨｆＳｉＯＮ膜）の側面のみにシリコン窒化膜を形成することが可能となる。
【００１５】
［構造］
次に、図２を参照して本実施形態に係る半導体装置としてのＭＯＳＦＥＴ構造について説明する。
【００１６】
図２に示すＭＯＳＦＥＴ構造は、素子分離領域１１が形成された半導体基板（例えば、シリコン基板）１０、ＬＤＤ（Lightly Doped Drain）拡散層１８、ゲート絶縁膜１２、ゲート電極１５、第１側壁絶縁膜１６および第２側壁絶縁膜１７で構成されている。尚、図２において、Ｓ／Ｄ拡散層は省略している。
【００１７】
素子分離領域１１およびＬＤＤ拡散層１８が形成された半導体基板１０上に、ゲート絶縁膜１２が形成されている。このゲート絶縁膜１２は、半導体基板１０上に形成されたシリコン酸化膜（例えば、ＳｉＯおよびＳｉＯ２膜）で構成される第１絶縁膜１２ａと、第１絶縁膜１２ａ上に形成された高誘電率材料（例えば、ＨｆＯ膜）で構成される第２絶縁膜１２ｂとの積層膜で構成されている。このゲート絶縁膜１２上に、ゲート電極１５が形成されている。このゲート電極１５は、ゲート絶縁膜１２上に形成されたメタル層１３（例えば、ＴｉＮ膜）と、メタル層１３上に形成されたポリシリコン層１４との積層膜で構成されている。このメタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に直接接するように、第１側壁絶縁膜１６が形成されている。この第１側壁絶縁膜１６は、例えばシリコン窒化膜で構成される。ゲート絶縁膜１２の第１絶縁膜１２ａ、第１側壁絶縁膜１６およびポリシリコン層１４の側面に、シリコン窒化膜より誘電率が低い膜（例えば、シリコン酸化膜）で構成される第２側壁絶縁膜１７が形成されている。この第２側壁絶縁膜１７は、ゲート絶縁膜１２の第１絶縁膜１２ａの側面に直接接するように形成されている。
【００１８】
尚、ゲート電極１５は、メタル層１３とポリシリコン層１４との積層膜に限らず、メタル層１３を含んでいれば、１層または３層以上でもよい。
【００１９】
また、ゲート絶縁膜１２の第１絶縁膜１２ａは、シリコン酸化膜に限らず、シリコンと酸素とを含む絶縁膜であればよい。具体的には、シリコン酸窒化膜（ＳｉＯＮ膜）等が適用可能である。
【００２０】
また、ゲート絶縁膜１２の第２絶縁膜１２ｂは、ＨｆＯ膜に限らず、高誘電率材料を含む膜であればよい。高誘電率材料としては、第１絶縁膜１２ａよりも誘電率が高く、高融点金属と酸素とを主成分とする膜である。具体的には、ＡｌＯ、ＳｉＯ、ＬａＯ（もしくはＡｌ、Ｓｉ、Ｌａ、Ｈｆの少なくとも一種類以上の元素を含む酸化物）またはこれらの積層膜等が適用可能である。
【００２１】
さらに、メタル電極１３は、ＴｉＮに限らず、金属材料を含む膜であればよい。具体的には、Ｗ、Ｔａ、Ｐｔ、Ｎｉ、Ｈｆ、Ａｌ、Ｔｉ（もしくはＷ、Ｔａ、Ｐｔ、Ｎｉ、Ｈｆ、Ａｌ、Ｔｉの少なくとも一種類以上の元素を含む窒化物）またはこれらの積層膜等が適用可能である。
【００２２】
上記実施の形態によれば、メタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面のみにシリコン窒化膜で構成された第１側壁絶縁膜１６が形成され、ゲート絶縁膜１２の第１絶縁膜１２ａの側面にシリコン酸化膜で構成された第２側壁絶縁膜１７が形成されている。したがって、メタル層１３がシリコン窒化膜で覆われているため、メタル層１３の酸化を抑制することができる。
【００２３】
また、ゲート絶縁膜１２の第１絶縁膜１２ａの側面には、シリコン窒化膜が形成されず、シリコン窒化膜よりも誘電率の小さいシリコン酸化膜が形成されている。このため、寄生容量の増大を抑制することができる。すなわち、本実施形態は、メタル層１３の酸化を抑制すると同時に、ＭＯＳＦＥＴの寄生容量の増大を抑制し、トランジスタ特性の向上を図ることができる。
【００２４】
さらに、ゲート絶縁膜１２は、シリコン酸化膜で構成される第１絶縁膜１２ａと高誘電率材料で構成される第２絶縁膜１２ｂとの積層膜である。上述したように、ゲート絶縁膜１２に高誘電率材料を用いることにより、電気的膜厚の薄膜化やゲートリーク電流の低減化を図ることができる。しかし、ゲート絶縁膜１２に高誘電率材料のみを用いた場合、半導体基板１０との界面に界面準位がつくられ、移動度の劣化が生じる。本実施形態では、高誘電率材料と半導体基板１０との間に、欠陥密度が最小であり、移動度の観点の劣化が生じないシリコン酸化膜が形成されている。これにより、ゲート絶縁膜１２に高誘電率材料のみを用いた場合の問題も回避することができる。
【００２５】
図３は、本実施形態に係るＭＯＳＦＥＴ構造の変形例を示している。図３に示すように、ゲート絶縁膜１２の第１絶縁膜１２ａと第２側壁絶縁膜との間およびポリシリコン電極１４と第２側壁絶縁膜との間に、第１側壁絶縁膜１６’が形成されてもよい。第１側壁絶縁膜１６’は、ゲート絶縁膜１２の第１絶縁膜１２ａの側面およびポリシリコン電極１４の側面に直接接するように形成されている。第１側壁絶縁膜１６’は例えば、第１側壁絶縁膜１６と同一の材料であり、第１側壁絶縁膜１６’の膜厚は、第１側壁絶縁膜１６の膜厚よりも薄い。第２側壁絶縁膜は、第１側壁絶縁膜１６’の側面に直接接するように形成されている。
【００２６】
尚、第１側壁絶縁膜１６’は、ゲート絶縁膜１２の第１絶縁膜１２ａの側面およびポリシリコン電極１４の側面において、不連続に形成されてもよい。
【００２７】
すなわち、本変形例において、メタル電極１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に、第１側壁絶縁膜１６が形成されている。そして、ゲート絶縁膜１２の第１絶縁膜１２ａの側面およびポリシリコン電極１４の側面に、膜厚が第１側壁絶縁膜１６よりも薄い第１側壁絶縁膜１６’が形成されているか、または形成されていない。
【００２８】
上記変形例において、メタル層１３およびゲート絶縁膜１２の第２絶縁膜１２ｂに形成される第１側壁絶縁膜１６が２ｎｍ程度である場合、ゲート絶縁膜１２の第１絶縁膜１２ａに形成される第１側壁絶縁膜１６の膜厚は、これ以下となる。このように極薄いシリコン窒化膜の誘電率は僅かであり、寄生容量に影響を与えない。このため、シリコン窒化膜の上にシリコン酸化膜が形成された状態において、ゲート絶縁膜１２の第１絶縁膜１２ａの側面に形成されるシリコン窒化膜とシリコン酸化膜の誘電率の和は、メタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に形成されたシリコン窒化膜とシリコン酸化膜の誘電率の和より低く抑えることができる。したがって、変形例によっても実施形態と同様の効果を得ることができる。
【００２９】
図４は、本実施形態に係る隣接した２つのＭＯＳＦＥＴ構造を示している。図４に示すように、本実施形態において、隣接したＭＯＳＦＥＴ１および２は、メタル電極１３の側面およびの第２絶縁膜１２ｂの側面に第１側壁絶縁膜１６が形成され、ゲート絶縁膜１２の第１絶縁膜１２ａの側面および第１側壁絶縁膜１６の側面に第２側壁絶縁膜が形成されている。このＭＯＳＦＥＴ１および２を覆うようにシリコン基板１０上全面に、層間絶縁膜２０が形成されている。このとき、ＭＯＳＦＥＴ１のメタル電極１３および第２絶縁膜１２ｂとＭＯＳＦＥＴ２のメタル電極１３および第２絶縁膜１２ｂとの間の領域Ａには、シリコン窒化膜で構成される第１側壁絶縁膜１６が形成されている。一方、ＭＯＳＦＥＴ１の第１絶縁膜１２ａとＭＯＳＦＥＴ２の第１絶縁膜１２ａとの間の領域Ｂには、第１側壁絶縁膜１６が形成されていない。この第１側壁絶縁膜１６を構成するシリコン窒化膜は、シリコン酸化膜や層間絶縁膜２０よりも誘電率が高い。すなわち、領域Ａにシリコン窒化膜で構成される第１側壁絶縁膜１６が形成されているため、領域Ａの電気容量は、領域Ｂの電気容量よりも大きい。
【００３０】
また、この領域Ａの電気容量と領域Ｂの電気容量との大小関係は、図３における第１側壁絶縁膜１６’が第１絶縁膜１２ａの側面に形成されている場合も同様である。すなわち、領域Ａに形成された第１側壁絶縁膜１６は領域Ｂに形成された第１側壁絶縁膜１６’よりも厚いため、領域Ａの電気容量は領域Ｂの電気容量よりも大きくなる。
【００３１】
このように、隣接したＭＯＳＦＥＴ１および２間において、領域Ａの電気容量のほうが領域Ｂの電気容量よりも大きくなることにより、回路動作の速度向上を図ることができる。
【００３２】
［製造方法］
以下に、本実施形態に係るＭＯＳＦＥＴ構造の製造工程について説明する。図５乃至図１０は、本実施形態に係る半導体装置のＭＯＳＦＥＴ構造の製造工程の断面図を示す。
【００３３】
まず、図５に示すように、半導体基板１０内に、素子分離領域１１が形成される。この素子分離領域１１は、半導体基板上に形成されたシリコン酸化膜（図示せず）およびシリコン窒化膜（図示せず）をマスクとして基板内に溝が形成され、この溝に絶縁膜が埋め込まれることで形成される。素子分離領域１１により、素子領域は区画される。その後、マスクとしてのシリコン酸化膜およびシリコン窒化膜は、エッチングにより除去される。
【００３４】
次に、図６に示すように、半導体基板１０上に、シリコン酸化膜で構成される第１絶縁膜１２ａが形成される。この第１絶縁膜１２ａ上に、高誘電率材料で構成される第２絶縁膜１２ｂが形成される。次に、第２絶縁膜１２ｂ上に、例えばＣＶＤ法によりメタル層１３が形成される。このメタル層１３上に、ポリシリコン層１４が形成される。
【００３５】
次に、図７に示すように、ゲート電極に対応する図示せぬマスクを用いて、ポリシリコン層１４、メタル層１３、第２絶縁膜１２ｂおよび第１絶縁膜１２ａが順にエッチングされる。これにより、ポリシリコン層１４、メタル層１３とからなるゲート電極１５および第１絶縁膜１２ａ、第２絶縁膜１２ｂとからなるゲート絶縁膜１２で構成されるメタルゲートスタック構造が形成される。
【００３６】
次に、図８に示すように、メタル層１３の側面およびゲート絶縁膜１２の第２絶縁膜１２ｂの側面に、シリコン窒化膜で構成される第１側壁絶縁膜１６が形成される。この第１側壁絶縁膜１６は、シラン系ガス（ＳｉＨ）とアンモニアガス（ＮＨ３）とを同時に流すＣＶＤ法により、形成される。また、上述したように、第１側壁絶縁膜１６は、インキュベーション時間の差により、メタル層１３の側面および高誘電率材料で構成される第２絶縁膜１２ｂの側面のみに形成される。尚、シラン系ガスとしては、ＨＣＤ（Hexachlorodisilane）、ＤＣＳ（Dichlorosilane）またはＢＴＢＡＳ（Bis tertial butyl amino silane）等があげられる。シラン系ガスとしてＨＣＤが用いられる場合、６５０度以下、１００Ｐａ以下の条件で、例えば、５５０度５０Ｐａで行われる。また、シラン系ガスとしてＤＣＳが用いられる場合、８００度以下、１００Ｐａ以下の条件で、例えば、７００度５０Ｐａで行われる。さらに、シラン系ガスとしてＢＴＢＡＳが用いられる場合、６５０度以下、１００Ｐａ以下の条件、例えば、５５０度５０Ｐａで行われる。
【００３７】
尚、図９に示すように、第１側壁絶縁膜１６が形成される工程において、上記変形例において説明したように、ゲート絶縁膜１２の第１絶縁膜１２ａおよびポリシリコン電極１４の側面に、膜厚が第１側壁絶縁膜１６よりも薄い第１側壁絶縁膜１６’を形成してもよい。この第１側壁絶縁膜１６’は、ゲート絶縁膜１２の第１絶縁膜１２ａおよびポリシリコン電極１４の側面において、不連続であってもよい。
【００３８】
次に、図１０に示すように、メタル層１３の側面および第２絶縁膜１２ｂの側面に形成された第１側壁絶縁膜１６をマスクとして、半導体基板１０内に不純物イオンが注入され、ＬＤＤ拡散層１８が形成される。
【００３９】
次に、図２に示すように、第１側壁絶縁膜１６、第１絶縁膜１２ａおよびポリシリコン電極１４の側面に、シリコン酸化膜により構成された第２側壁絶縁膜１７が形成される。この第２側壁絶縁膜１７は、シリコン酸化膜が半導体基板１０上全面に形成された後、エッチバックされることにより、第１側壁絶縁膜１６、第１絶縁膜１２ａおよびポリシリコン電極１４の側面に残される。この後、第２側壁絶縁膜１７を含むゲート電極構造をマスクとして半導体基板１０内に、不純物イオンが注入され、図示せぬＳ／Ｄ拡散層が形成される。
【００４０】
尚、図９に示す第１絶縁膜１２ａおよびポリシリコン電極１４の側面に第１側壁絶縁膜１６’が形成された場合でも、図１０と同様に、半導体基板１０内にＬＤＤ拡散層１８が形成される。その後、図３に示すように、第１側壁絶縁膜１６および１６’の側面に、第２側壁絶縁膜１７が形成される。
【００４１】
通常のＭＯＳＦＥＴの製造工程は、ゲート電極１５を形成した後、全面にシリコン窒化膜が形成される。この後、シリコン窒化膜がエッチバックされ、側壁絶縁膜が形成される。このエッチバックの際、後にＬＤＤ拡散層１８が形成されるシリコン基板１０が過剰エッチングされてしまう。このため、ＭＯＳＦＥＴの寄生抵抗が増大し、トランジスタ特性が低下してしまう。
【００４２】
これに対して、本実施形態の製造方法では、インキュベーション時間の差を利用することにより、メタル層１３の側面および第２絶縁膜１２ｂの側面のみに選択的にシリコン窒化膜で構成された第１側壁絶縁膜１６を形成している。したがって、エッチバック工程が不要であるため、製造工程を削減することができ、デバイスの生産性が上がる。さらに、エッチバック工程に伴うシリコン基板１０の過剰エッチングが防止され、トランジスタ特性の向上を図ることができる。
【００４３】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４４】
１，２…ＭＯＳＦＥＴ、１０…シリコン基板、１２…ゲート絶縁膜、１３…メタル層、１４…ポリシリコン層、１５…ゲート電極、１６，１６’…第１側壁絶縁膜、１７…第２側壁絶縁膜。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたシリコンと酸素とを含む第１絶縁膜と、前記第１絶縁膜上に形成された前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜と、で構成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層を含むゲート電極と、
前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成されたシリコンと窒素を含む第１側壁絶縁膜と、
前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面に形成されたシリコンと酸素とを含む第２側壁絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１側壁絶縁膜は、前記ゲート電極の前記金属層の側面および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成された第１部分と、前記ゲート絶縁膜の前記第１絶縁膜の側面に形成された第２部分とを有し、前記第２部分は前記第１部分よりも膜厚が薄いことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に、シリコンと酸素とを含む第１絶縁膜を形成し、
前記第１絶縁膜上に、前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜を形成し、
前記第２絶縁膜上に、金属層を含むゲート電極層を形成し、
前記ゲート電極層を加工し、ゲート電極を形成し、
前記第２絶縁膜および前記第１絶縁膜を加工し、ゲート絶縁膜を形成し、
前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に、シリコンと窒素を含む第１側壁絶縁膜を形成し、
前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面にシリコンと酸素を含む第２側壁絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１側壁絶縁膜を前記ゲート絶縁膜の前記第１絶縁膜の側面にも形成し、
前記第１側壁絶縁膜は、前記金属層の側面および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成された第１部分と、前記ゲート絶縁膜の前記第１絶縁膜の側面に形成された第２部分とを有し、前記第２部分は前記第１部分よりも膜厚が薄いことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１側壁絶縁膜を形成後かつ第２側壁絶縁膜を形成前に、前記半導体基板内にＬＤＤ（Lightly Doped Drain）拡散層を形成する工程をさらに具備することを特徴とする請求項３または請求項４記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたシリコンと酸素とを含む第１絶縁膜と、前記第１絶縁膜上に形成された前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜と、で構成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層を含むゲート電極と、
前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成されたシリコンと窒素を含む第１側壁絶縁膜と、
前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面に形成されたシリコンと酸素とを含む第２側壁絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１側壁絶縁膜は、前記ゲート電極の前記金属層の側面および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成された第１部分と、前記ゲート絶縁膜の前記第１絶縁膜の側面に形成された第２部分とを有し、前記第２部分は前記第１部分よりも膜厚が薄いことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に、シリコンと酸素とを含む第１絶縁膜を形成し、
前記第１絶縁膜上に、前記第１絶縁膜よりも誘電率が高く、高融点金属と酸素とを主成分とする第２絶縁膜を形成し、
前記第２絶縁膜上に、金属層を含むゲート電極層を形成し、
前記ゲート電極層を加工し、ゲート電極を形成し、
前記第２絶縁膜および前記第１絶縁膜を加工し、ゲート絶縁膜を形成し、
前記ゲート電極の前記金属層の側面、および前記ゲート絶縁膜の前記第２絶縁膜の側面に、シリコンと窒素を含む第１側壁絶縁膜を形成し、
前記第１側壁絶縁膜の側面、および前記ゲート絶縁膜の前記第１絶縁膜の側面にシリコンと酸素を含む第２側壁絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１側壁絶縁膜を前記ゲート絶縁膜の前記第１絶縁膜の側面にも形成し、
前記第１側壁絶縁膜は、前記金属層の側面および前記ゲート絶縁膜の前記第２絶縁膜の側面に形成された第１部分と、前記ゲート絶縁膜の前記第１絶縁膜の側面に形成された第２部分とを有し、前記第２部分は前記第１部分よりも膜厚が薄いことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１側壁絶縁膜を形成後かつ第２側壁絶縁膜を形成前に、前記半導体基板内にＬＤＤ（Lightly Doped Drain）拡散層を形成する工程をさらに具備することを特徴とする請求項３または請求項４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２８３０２５（Ｐ２０１０−２８３０２５Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２００９−１３３２５９（Ｐ２００９−１３３２５９）
【出願日】平成２１年６月２日（２００９．６．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２１年６月２日（２００９．６．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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