【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有膜４、Ａｌ含有膜５及びマスク層６を形成してから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａのマスク層６とＡｌ含有膜５を選択的に除去する。それから、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４上とｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１Ｂのマスク層６上に希土類含有膜７を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４を希土類含有膜７と反応させ、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４をＡｌ含有膜５と反応させる。その後、未反応の希土類含有膜７とマスク層６を除去してから、メタルゲート電極を形成する。マスク層６は、窒化チタン又は窒化タンタルからなる窒化金属膜６ａと、その上のチタン又はタンタルからなる金属膜６ｂとの積層構造を有する。 （もっと読む）

【課題】微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１上に、ＳｉＯ₂またはＳｉＯＮを含む第１ゲート絶縁層１０４を形成する第１ゲート絶縁層形成ステップと、第１ゲート絶縁層１０４上に、金属酸化物を含む第２ゲート絶縁層１０５を形成する第２ゲート絶縁層形成ステップと、第２ゲート絶縁層１０５上に、金属を含む第１電極１０６ａを形成する第１電極形成ステップと、形成された積層構造に、複数回のミリセカンドアニール処理を行うことで、第２ゲート絶縁層１０５および第１電極１０６ａの少なくとも一方に含まれる４族、５族または１３族の元素を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させるアニールステップとを含む。 （もっと読む）

【課題】工数を大幅に増加せず且つ高誘電体からなるゲート絶縁膜にダメージを与えることがない、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｐ型活性領域１１０と、ｐ型活性領域１１０の上に形成されたゲート絶縁膜１５０と、ゲート絶縁膜１５０の上に形成されたゲート電極１０６とを有している。ゲート絶縁膜１５０は、二酸化シリコンよりも大きい誘電率を有する高誘電体膜１０３と、高誘電体膜１０３の上に形成され、炭素を含む炭素含有膜１０４とを有している。高誘電体膜１０３及び炭素含有膜１０４は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極１０６は、第２の金属を含む。 （もっと読む）

【課題】キャップ材料を使用した半導体装置のウェハ面内における閾値電圧Vtのバラツキを抑制することを目的とする。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。 （もっと読む）

【課題】ゲート耐電圧が高くかつオン抵抗が低減されたノーマリオフ型ＧａＮ系ＦＥＴを提供する。
【解決手段】ノーマリオフ型ＧａＮ系ＦＥＴは、第１種ＧａＮ系半導体からなるチャネル層４と、このチャネル層上で互いに隔てて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層５と、これら電子供給層の間でチャネル層を覆うゲート絶縁膜７と、チャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜はチャネル層上に順次堆積された第１と第２の絶縁層を含み、第１絶縁層７ａはＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、第２絶縁層７ｂは第１絶縁層に比べて大きなε×Ｅ_ｃを有し、ここでεは誘電率を表し、Ｅ_ｃは絶縁破壊電界を表している。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】低閾値動作が可能な電界効果トランジスタを提供する。
【解決手段】ｎ型半導体領域２と、半導体領域に離間して形成されたソース領域およびドレイン領域１２ａ、１２ｂと、ソース領域１２ａとドレイン領域１２ｂとの間の半導体領域上に形成され、シリコンと酸素を含む第１絶縁膜４と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの物質と酸素を含む第２絶縁膜８と、第２絶縁膜上に形成されたゲート電極１０と、を備え、第１絶縁膜と第２絶縁膜との界面７ａを含む界面領域７に、Ｇｅが導入されており、Ｇｅの面密度が、界面領域７内の第１絶縁膜４側においてピークを有している。 （もっと読む）

【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。 （もっと読む）

【課題】 高密度で、構造部寸法がより小さく、より正確な形状の半導体構造体及び電子デバイスを提供する。
【解決手段】 炭素ベース材料の上面上に配置された少なくとも一層の界面誘電体材料を含む、半導体構造体及び電子デバイスが提供される。少なくとも一層の界面誘電体材料は、炭素ベース材料のものと同じである、典型的には六方晶短距離結晶結合構造を有し、従って、少なくとも一層の界面誘電体材料が、炭素ベース材料の電子構造を変えることはない。炭素ベース材料のものと同じ短距離結晶結合構造を有する少なくとも一層の界面誘電体材料の存在により、炭素ベース材料と、誘電体材料、導電性材料、又は誘電体材料及び導電性材料の組み合わせを含む、上にある任意の材料層との間の界面結合が改善される。その結果、改善された界面結合が、炭素ベース材料を含むデバイスの形成を容易にする。 （もっと読む）

【課題】ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、電流駆動能力の向上を図る。
【解決手段】基板１０に、素子形成領域２０を分離する素子分離領域５０を設ける。次に素子形成領域２０上にゲート絶縁膜１００を形成する。その後ゲート絶縁膜１００上に金属窒化膜により構成される下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。 （もっと読む）

【課題】電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くする。
【解決手段】この半導体装置は、ゲート絶縁膜１２０及びゲート電極１３０を有する電界効果型トランジスタ１０１を備える。ゲート絶縁膜１２０は、界面層１１０と高誘電率膜１１２とを積層した構成を有している。高誘電率膜１１２は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜１２０は、高誘電率膜１１２と界面層１１０の界面近傍に、窒素を含有する窒素含有層を有している。窒素含有層は高誘電率膜１１２から界面層１１０に渡って形成されている。窒素含有層において、窒素の濃度は高誘電率膜１１２と界面層１１０の界面が最も高い。 （もっと読む）

【課題】所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、ＴｉとＡｌとＮを含有し、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である。 （もっと読む）

本願は、半導体デバイス及びその製造方法に関するものである。本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、犠牲ゲートを除去して、リプレースメントゲートホールを形成する工程と、第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、第１のコンタクトホール及びリプレースメントゲートホールに第１の導電材料を充填して、ソース／ドレイン領域に接触する第１のコンタクト部と、リプレースメントゲートとを形成する工程とを含む。本発明によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成することができるため、製造プロセスを簡単化できた。
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【課題】界面準位を低減しつつ、電荷トラップに起因するヒステリシスを抑制できる半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置２００は、ＧａＮを含む半導体層１０１を表面の少なくとも一部に有する基板（半導体基板１００）と、半導体層１０１と接するように半導体基板１００上に設けられており、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層（Ａｌ_２Ｏ_３膜１１４）と、Ａｌ_２Ｏ_３膜１１４上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層（ＳｉＯ_２膜１１６）と、ＳｉＯ_２膜１１６上に設けられたゲート電極１１８と、を備え、ゲート電極１１８の下面は、ＳｉＯ_２膜１１６に接しており、Ａｌ_２Ｏ_３膜１１４の膜厚は、ＳｉＯ_２膜１１６の膜厚より薄い。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板（シリコン基板７）上にゲート絶縁膜５とゲート電極膜（ポリシリコン膜３）とをこの順に形成し、ポリシリコン膜３上にハードマスク（第２のハードマスク２）を形成する工程と、第２のハードマスク２を用いて、ポリシリコン膜３を選択的にエッチングして、ゲート電極２０を形成する工程と、ゲート絶縁膜５の側壁、ゲート電極２０の側壁、第２のハードマスク２の側壁および上面上、ならびにシリコン基板７上に、第１の絶縁膜（第１のスペーサ用絶縁膜）を形成する工程と、異方性ドライエッチングを行うことにより、シリコン基板７上、ならびに第２のハードマスク２の上面上および側壁上の第１のスペーサ用絶縁膜を除去しつつ、ゲート絶縁膜５およびゲート電極２０の側壁上に第１の絶縁膜（第１のスペーサ）を残す工程と、第２のハードマスク２を除去する工程と、ゲート電極２０および第１のスペーサをマスクとしてシリコン基板７にイオン注入を行う工程と、を含む （もっと読む）

【課題】ＧａＮ系の窒化物半導体を用いたデバイスのゲートリセス量の制御性を向上することで、閾値電圧の面内均一性を向上することができる窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、基板１０１上に形成された第１のＧａＮ系半導体からなるバッファ層１０２と、第２のＧａＮ系半導体からなるキャリア走行層１０３と、第３のＧａＮ系半導体からなるキャリア供給層１０４とを備えている。キャリア供給層１０４の上には第１の絶縁膜１０５と、アルミニウムを含む第２の絶縁膜１０６と、第１の絶縁膜１０５より膜厚が厚い第３の絶縁膜１０７とが形成されている。ソース電極１０８及びドレイン電極１０９は第１の絶縁膜１０５上に形成されている。ゲート電極１１０は、リセス構造を含む第２の絶縁膜１０６及び第３の絶縁膜１０７上に形成されている。 （もっと読む）

【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）

【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と多層金属電極層３と犠牲層４とを積層し、犠牲層４上に、局所的にレジスト５をパターン形成する。多層金属電極層３の最上層は、Ｐｔ又はＰｔ合金により形成する。そして、レジスト５をマスクとして第１の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト５を除去して、第１のダイヤモンド半導体領域１上に絶縁膜２と金属電極層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１上に、不純物の高濃度ドープ層７を形成する。その後、犠牲層４をエッチング除去し、高濃度ドープ層７上に金属電極８を形成する。 （もっと読む）

【課題】 フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】 フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。 （もっと読む）