【課題】改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。
【解決手段】本発明は、半導体素子及びその製造方法に関し、特に３次元リセスチャンネル構造を埋め込む下部ゲート電極を第１下部ゲート導電層、リセスチャンネル構造の埋込み時に発生するシームとその移動を防止する支持層及び第２下部ゲート導電層の積層構造で形成するように半導体素子を設計することで、３次元リセスチャンネル構造のトポロジー特性により、リセスチャンネル構造内に生成するシームと後続する熱処理工程によるシームの移動現象を最小化し、素子の動作特性を向上させることのできる技術である。 （もっと読む）

【課題】電流駆動能力とショートチャンネル效果(Short channel effect)の改善でトランジスタの制御能力を向上させ高速の低電圧半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、特にゲート電極でサラウンディングチャンネル構造を取り囲むよう素子を設計することにより、電流駆動能力とショートチャンネル效果の改善によってトランジスタの制御能力を向上させ、高速の低電圧半導体素子を形成することができる技術である。 （もっと読む）

【課題】本発明は改良されたキャリア移動性を有する変更された素子分離構造を備える半導体素子とその製造方法に関するものである。
【解決手段】本発明は半導体素子及びその製造方法に関し、特にＰＭＯＳトランジスタに圧縮応力を印加し、ＮＭＯＳトランジスタに相対的に小さい圧縮応力を印加するようＳＴＩ工程を変更してトランジスタを設計することにより、素子の移動性を改良し素子の動作特性を向上させることができる技術である。 （もっと読む）

【課題】ＳＴＩ領域とゲートトレンチとの間に形成されるシリコンの薄膜部分をチャネル領域として用いる半導体装置の製造方法において、薄膜部分の膜厚及び幅の均一性を向上させる。
【解決手段】ゲートトレンチの延在方向と水平な断面Ａ−Ａ'において、ＳＴＩ領域１０４の上端部を半導体基板１３の上に乗り上げさせ且つその乗り上げた部分の端部を半導体基板１３に対して垂直となるように形成し、全面にシリコン窒化膜１０５及びシリコン酸化膜１０６を積層する。シリコン酸化膜１０６上にシリコン窒化膜１０７を形成し、シリコン窒化膜１０７をマスク形状にパターニングするドライエッチングの際、ＳＴＩ領域１０４の上端部はシリコン酸化膜１０６及びシリコン窒化膜１０５により保護される。ＳＴＩ領域１０４の上端部がマスクとなり、ゲートトレンチとＳＴＩ領域１０４との間にゲートトレンチ側に基板と略垂直な面を持つチャネル領域が形成される。 （もっと読む）

【課題】本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。
【解決手段】本発明に係わるＭＯＳ構造を有する半導体装置では、ＰＭＯＳトランジスタＱＰは、ゲート絶縁膜５、第１金属層６４、第２金属層６５、多結晶ポリシリコン層６３が当該順に形成された構成を有する。またＮＭＯＳトランジスタＱＮは、ゲート絶縁膜５、多結晶ポリシリコン６３が当該順に形成された構成を有する。 （もっと読む）

【課題】 半導体装置の微細化に伴うトランジスタのショートチャネル対策として、トレンチゲートＴｒが開発されている。しかしながら、トレンチゲートＴｒはゲート電極と基板間の対向面積が増加するため、ゲート電極の寄生容量が大きくなるという問題がある。
【解決手段】 本発明のトレンチゲートＴｒは、溝の内部に第１のゲート電極と第２のゲート電極とを備えている。Ｔｒのチャネルとなる溝下部には、基板との間にゲート酸化膜を介した第１のゲート電極を備える。Ｔｒの不純物拡散層と対向する溝部上部には、ゲート酸化膜と溝サイドウォール膜とを介した第２のゲート電極を備える。溝部上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる。 （もっと読む）

【課題】ポリメタルゲート配線のシリコン膜のパターニングに際して、ダミーウエハを用いずに、且つ、チャンバー内の下部電極のダメージを伴うことなく、チャンバーのドライクリーニングを行う半導体装置の製造方法を提供する。
【解決手段】ポリシリコン膜の表面にシリコン窒化膜を有するウエハをチャンバー内に搬送し（ステップＳ１）、下部電極上に搭載した後に、まず、チャンバーのドライクリーニングを行い（ステップＳ２）、チャンバー内壁に付着したシリコン系の反応生成物を除去する。次いで、ウエハのドライエッチングを行い、シリコン窒化膜およびポリシリコン膜をパターニングする（ステップＳ３）。パターニング後に下部電極からウエハを取り外し、チャンバー外に搬出する（ステップＳ４）。この処理をウエハ毎に繰り返す。 （もっと読む）

【課題】ゲート電極を埋め込み形成する際の埋め込み特性を改善する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２を介して、第１ゲート電極層３ａと第２ゲート電極層３ｂとをこの順に積層してなるゲート電極３を形成する半導体装置の製造方法であって、まず、半導体基板１上に、ゲート絶縁膜２と、ゲート電極３の仕事関数を規定する金属含有材料からなる第１ゲート電極層３ａとをこの順に積層する工程を行う。次に、第１ゲート電極層３ａ上に、第１ゲート電極層３ａに達する凹部８を有する絶縁層７を形成する工程を行う。次いで、凹部８に、第１ゲート電極層３ａよりも抵抗値の低い金属含有材料からなる第２ゲート電極層３ｂを埋め込む工程を行う。その後、第２ゲート電極層３ｂをマスクとして、第１ゲート電極層３ａをパターンニングする工程を行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】ＣＶＤ法により上部電極を成膜する際の下地層へのダメージを防止する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１１上の層間絶縁膜１６に設けられた凹部１７の内壁を覆う状態で、層間絶縁膜１６上にゲート絶縁膜１８を形成する工程と、ゲート絶縁膜１８上に、仕事関数を制御する第１ゲート電極層１９ａを形成する第１工程と、第１ゲート電極層１９ａ上に、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成する第２工程と、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、第２ゲート電極層１９ｂ上に、化学的気相成長法により、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成する第３工程とを行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】金属−絶縁物−半導体電界効果トランジスタの製造において、基板材料のバンドギャップの中間付近の仕事関数を有し、フッ素による問題を除去し、ボロンのしみ込みを防ぎ、また、複雑かつ余計な工程段階を使用することのない、ゲート電極を形成する。
【解決手段】金属半導体窒化ゲート電極（４０、７０）が、半導体デバイス（６０）において使用するために形成される。ゲート電極（４０、７０）は、スパッタデポジション、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）により形成できる。その材料は、シリコン含有化合物の類をエッチングし、従来のハロゲン基エッチング化学物質にエッチングされる。金属半導体窒化ゲート電極（４０、７０）は、比較的安定であり、従来のゲート電極よりも比較的薄く形成できる。また、基板（１２）の物質のバンドギャップの中間付近の仕事関数を有する。 （もっと読む）

【課題】高性能かつ信頼性の高い金属ゲート電極部を有する半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に形成したゲート絶縁膜３上に金属ゲート電極層４が形成され、金属ゲート電極層４上にマスク層５が形成され、ｐＭＯＳ形成領域２ｂのマスク層５が除去され、ｎＭＯＳ形成領域２ａのマスク層５ａをマスクとしてｐＭＯＳ形成領域２ｂの金属ゲート電極層４が除去され、マスク層５ａ上およびゲート絶縁膜３上に金属ゲート電極層６が形成され、ｐＭＯＳ形成領域２ｂをマスクするフォトレジストパターン７が形成され、フォトレジストパターン７をマスクとしてｎＭＯＳ形成領域２ａの金属ゲート電極層６が除去され、ｎＭＯＳ形成領域２ａのマスク層５ａが除去される。よって、ｎＭＯＳ形成領域２ａ上およびｐＭＯＳ形成領域２ｂ上の金属ゲート電極部形成のためのエッチング時にゲート絶縁膜３や半導体基板１表面への損傷を防止することができる。 （もっと読む）

【課題】本発明は、様々なトランジスタタイプの金属ゲート電極の実効仕事関数及び閾値電圧を、簡便で、再生可能でまた効率的な方法で制御することができるＭＯＳＦＥＴデバイスを製造する方法を提供すること。
【解決手段】本発明は、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイスにおけるゲートを作製するにあたり、半導体基板上に、(予め)決定された移動度、リーク、及び／又はＥＯＴ(酸化膜換算膜厚)の仕様を満たす誘電体材料からなる少なくとも一層を成長させ、
上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、ランタンハフニウム酸化物材料を含む若しくはこれからなる、好ましくはＬａ_２Ｈｆ_２Ｏ_７からなる界面層を成長させ、上記界面層に接触する誘電体材料からなる少なくとも一層を、上記界面層材料と相違させることを特徴とする。
金属ゲート電極、ゲート誘電体及び界面層を備える新たなＭＯＳＦＥＴを開示している。その製造方法、及びその応用も提供する。 （もっと読む）

【課題】本発明は、様々なトランジスタタイプの金属ゲート電極の実効仕事関数及び閾値電圧を、簡便で、再生可能でまた効率的な方法で制御することができるＭＯＳＦＥＴデバイスを製造する方法を提供すること。
【解決手段】本発明は、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、若しくはメモリーデバイスにおけるゲートを作製するにあたり、半導体基板上に、(予め)決定された移動度、リーク、及び／又はＥＯＴ(酸化膜換算膜厚)の仕様を満たす誘電体材料からなる少なくとも一層を成長させ、
上記ゲート電極を形成する前に、上記少なくとも一層の誘電体層とゲート電極との間の界面に、ランタンハフニウム酸化物材料を含む若しくはこれからなる、好ましくはＬａ_２Ｈｆ_２Ｏ_７からなる界面層を成長させ、上記界面層に接触する誘電体材料からなる少なくとも一層を、上記界面層材料と相違させることを特徴とする。
金属ゲート電極、ゲート誘電体及び界面層を備える新たなＭＯＳＦＥＴを開示している。その製造方法、及びその応用も提供する。 （もっと読む）

トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高ｋ誘電体と、高ｋ誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第２の仕事関数金属と、第２の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高ｋ誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高ｋ誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第２の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。 （もっと読む）

【課題】改善された電気的特性を有するゲート構造物の形成方法及びそれを用いた半導体装置の製造方法を提供する。
【解決手段】基板上にゲート絶縁膜パターン、第１導電層パターン、及びダミーゲート層パターンを含む第１予備ゲート構造物を形成する。第１予備ゲート構造物に隣接する基板に不純物領域を形成した後、基板上に第１ゲート構造物を覆う絶縁層を形成する。ダミーゲート層パターンを除去してゲート絶縁膜パターン及び第１導電層パターンを含む第２予備ゲート構造物を形成した後、第１導電層パターン上に第２導電層パターンを形成する。ゲート電極を導電層パターンに変化されるか導電層パターンを形成するための犠牲層の役割を遂行するダミーゲート層パターンを適用することで、不純物領域の形成工程を含む半導体装置の製造のための高温工程下でもゲート電極が劣化されることを防止することができる。 （もっと読む）

【課題】エクステンションドレイン構造又はＬＤＤ構造の絶縁ゲート型電界効果トランジスタを少ない工程数で歩留り良く製作する。
【解決手段】フィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、基板上面にポリシリコン層を堆積し、その表面に熱酸化によりシリコンオキサイド層を形成する。シリコンオキサイド層をゲート電極パターンに従ってパターニングした後、残存するレジスト層をマスクとするドライエッチングによりポリシリコン層をパターニングする。レジスト層を除去した後、シリコンオキサイド層１８Ａをマスクとする等方性エッチングによりポリシリコン層の幅を減少させてゲート電極層１６ａを形成する。層１８Ａを貫通するように膜１４を介して不純物をイオン注入してＮ^＋型ソース，ドレイン領域２２，２４及びＮ⁻型ソース，ドレイン領域２６，２８を形成する。層１８Ａとしてはタングステンシリサイド等の層を用いてもよい。 （もっと読む）

【課題】埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする。 （もっと読む）

【課題】ＣＶＤ法でＴａＳｉＮ系又はＴｉＳｉＮ系膜によるゲート電極を形成することで、成膜時の組成を制御することトランジスタの閾値電圧を制御する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ原料として水素化シリコン、Ｔａ原料としてＴａのアミド化合物、イミド化合物又はハロゲン化物から選択される１つと又はＴｉ原料として四塩化チタンを、Ｎ原料としてはＮＨ_３とをそれぞれ供給して、Ｓｉ堆積膜層が０．２〜２．０ｎｍ、ＴａＮ又はＴｉＮ堆積膜層が０．５〜３．０ｎｍを交互に積層させ、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層（ここで、ｘが０．１〜３．０、ｙが０．５〜５．０の範囲にする。）を１〜２０ｎｍの層厚にする半導体装置の製造方法とする。 （もっと読む）

【課題】好適な特性を有するゲート絶縁膜及びゲート電極からなるＰ型ＦＥＴ及びＮ型ＦＥＴを備える半導体装置を提供する。
【解決手段】Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにわたって、基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にＰ型ＦＥＴ用のゲート電極層を形成し、Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにおいて、Ｐ型ＦＥＴ用のゲート電極層を加工することにより、Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極を形成すると共に、Ｎ型ＦＥＴ形成予定領域にダミーゲート電極を形成し、Ｎ型ＦＥＴ形成予定領域において、ゲート絶縁膜上からダミーゲート電極を除去することにより、溝を形成し、溝にゲート電極材料を埋め込むことにより、ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極を形成することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】本発明は半導体素子及びその製造方法に関し、特にゲート領域の長手方向で素子分離構造の両側壁に形成される垂直型ＳＯＩ(Silicon-on-Insulator)チャンネル構造を含むリセスチャンネル領域を形成するよう半導体素子を設計することにより、チャンネル面積の効率を増加させ、ショートチャンネル効果（Short channel effect）を改善し、漏洩電流を低減させリフレッシュ特性を改善することができる技術である。
【解決手段】半導体基板内に形成され、活性領域を画成する素子分離構造と活性領域内に形成され、ゲート領域の長手方向で両側の素子分離構造の側壁に位置した垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域と、ゲート領域のリセスチャンネル領域の上部に形成されるゲート構造物を含む半導体素子及びその製造方法。 （もっと読む）