【課題】高い反転層キャリア移動度を有するシングルメタルＣＭＩＳＦＥＴを提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層を夫々備え、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極における、少なくともゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、最下層は同一配向性を有することを特徴とする。 （もっと読む）

【課題】貼り合わせSOI基板を使用せずに容易な製造プロセスにより、微細で、高速且つ高性能なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1上に酸化膜2を介して、横方向エピタキシャル半導体層3が設けられ、素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。絶縁分離された横方向エピタキシャル半導体層3上に選択的に縦方向エピタキシャル半導体層7が設けられ、上部には高濃度ドレイン領域10及び低濃度ドレイン領域9が設けられ、下部には高濃度ソース領域8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられている。高濃度ドレイン領域10、高濃度ソース領域8及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている。 （もっと読む）

【課題】所望の閾値まで低減させたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを簡易に製造できる電界効果トランジスタの製造方法を提供する。
【解決手段】ｐＭＯＳＦＥＴ領域に閾値制御膜としてＡｌ_２Ｏ_３膜が少なくとも形成され、ｎＭＯＳＦＥＴ領域に閾値制御膜としてランタノイド系のフッ化酸化膜が形成されるとともに、閾値制御膜上にＨｆＳｉＯＮによるゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、ｎＭＯＳＦＥＴ領域では疎水性を示すＳｉ基板１０１表面を露出させ、ｐＭＯＳＦＥＴ領域では親水性を示すＡｌ_２Ｏ_３膜１０４ｂを露出させた状態で、ＬａＯＦ膜を形成することによって、ｐＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ａの膜厚をｎＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ｂの膜厚よりも薄くする。 （もっと読む）

【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜３３Ｂをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜４１を形成するステップと、各々の開放領域内にピラーパターン４２を形成するステップと、ピラーパターン４２間の導電膜３３Ｂをエッチングし、ピラーパターン各々を覆うゲート電極３３Ｂを形成するステップを含む。ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳに適したしきい値電圧を有するＣＭＯＳＦＥＴを実現する。
【解決手段】 潮解性のあるランタン酸化膜をキャップ膜として用いずに、ハフニウムを含有する絶縁膜１１１を形成する前にシリコン酸化膜１０４上にランタンを含有する絶縁膜を形成して、ハフニウムを含有する絶縁膜１１１で保護するとともに、エッチングによりダメージを受けたＰＭＯＳ領域にＳｉＧｅ層１０８をエピタキシャル成長させることによって、ＰＭＯＳ、ＮＭＯＳそれぞれに適したしきい値電圧を有する構造を形成する。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、トレンチ１００に埋設され、ゲート絶縁膜１９１を介してフィン型チャネル１８５と接するゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内においてゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１と、を具備してなり、ソース／ドレイン拡散領域２４１と半導体基板１０１の接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａより深い位置にあることを特徴とする。 （もっと読む）

【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）

【課題】酸化シリコン膜のエッチングに対するエッチング耐性を有する応力膜を形成することで、応力膜の上記エッチング時の膜減りを低減することを可能にする。
【解決手段】半導体基板１１上にゲート電極形成溝２３が形成されたサイドウォール絶縁膜２１と、ゲート電極形成溝２３内の半導体基板１１上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の側壁にサイドウォール絶縁膜２４を介して半導体基板１１上に形成されていて応力を有する第１応力膜５１と、第１応力膜５１の外側の半導体基板１１上に形成されていて第１応力膜５１と同種の応力を有する第２応力膜５２とを有し、第１応力膜５１および第２応力膜５２は酸化シリコン膜をエッチングするときのエッチング種に対するエッチング耐性を有し、第１応力膜５１は第２応力膜５２よりも前記エッチング種に対するエッチング耐性が強いことを特徴とする。 （もっと読む）

【課題】埋め込みゲート電極脇の材料層の後退が防止され、これによって特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板１上に溝パターンａを有して設けられた絶縁膜１００と、溝パターンａの内壁を覆う状態で設けられたゲート絶縁膜９と、ゲート絶縁膜９を介して溝パターンａ内を埋め込むと共に、絶縁膜１００上における溝パターンａの両側に溝パターンａよりも幅広に張り出して形成されたゲート電極１０１とを備えたことを特徴とする半導体装置１０４。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を簡略化する。
【解決手段】 高誘電率ゲート絶縁膜６上にシリコン膜７を形成し、ＰＭＯＳ領域のシリコン膜７のみを選択的に窒化してＳｉＮ膜９に置換する。そしてＮＭＯＳ領域上のシリコン膜７及びＰＭＯＳ領域上のＳｉＮ膜９上にキャップ膜としてのＬａ（Ｏ）膜１１及びメタル電極のＷ膜１２を形成した後、加熱処理して、Ｌａ（Ｏ）膜１１のＬａ元素をＮＭＯＳ領域の高誘電率ゲート絶縁膜に拡散させる。この際、ＰＭＯＳ領域においては、ＳｉＮ膜９によりＬａ元素の拡散をブロックする。これにより、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの作りわけを容易に行える。また、窒化されやすい高誘電率ゲート絶縁膜６であれば、シリコン膜７を省略して、窒化処理によりＰＭＯＳ領域の高誘電率ゲート絶縁膜６だけを選択的に窒化してもよい。 （もっと読む）

【課題】ゲルマニウム層に浅いｎ型不純物拡散領域を形成可能とした半導体装置を提供する。
【解決手段】ゲルマニウムを主成分とするｐ型半導体と、前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極と、を備え、前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】互いに導電型の同じＭＩＳトランジスタを備えた半導体装置において、互いに閾値電圧の異なるＭＩＳトランジスタを精度良く且つ高性能に実現する。
【解決手段】第１のＭＩＳトランジスタＬＴｒは、第１の活性領域１ａに形成された第１のチャネル領域３ａと、第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜４ａと、第１のゲート絶縁膜上に接する第１の導電部１２ａと、第２の導電部１３ａとを有する第１のゲート電極２０Ａとを備え、第２のＭＩＳトランジスタＨＴｒは、第２の活性領域１ｂに形成された第２のチャネル領域３ｂと、第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜４ｂと、第２のゲート絶縁膜上に接する第３の導電部１２ｂと、第４の導電部１３ｂとを有する第２のゲート電極２０Ｂとを備え、第３の導電部は、第１の導電部よりも薄い膜厚で且つ第１の導電部と同じ組成材料からなる。 （もっと読む）

【課題】ＮＭＯＳとＰＭＯＳとの境界を明確化して更なる微細化を可能とし、ＮＭＯＳとＰＭＯＳとの閾値電圧を共に実用レベルの低い値に設定できる半導体装置を提供する。
【解決手段】 この半導体装置１は、ゲート電極Ｇｎが金属シリサイド層１１１／Ｌａ含有層１０５／ゲート絶縁膜１０３の積層構造のＮＭＯＳトランジスタと、ゲート電極Ｇｐが前記金属シリサイド層１１１と同一組成の金属シリサイド層１１１／前記Ｌａ含有層１０５と同一組成のＬａ含有層１０５／メタル層１０４／ゲート絶縁膜１０３の積層構造のＰＭＯＳトランジスタとを備える。 （もっと読む）

【課題】リセスゲート及びこれを含む半導体素子の製造方法を提供する。
【解決手段】半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。半導体素子の形成方法は、基板１１０の上にソース/ドレーン１２０層を形成する段階と、リセス１１２を形成し、第１導電層パターン１４５を形成する段階と、第１導電層パターン１４５上に第２導電層を形成する段階、ソース/ドレーン層１２０と重畳されるように第２導電層パターン１５６を形成する段階と、前記第２導電層パターン１５６と、前記ソース/ドレーン層１２０上に絶縁層を蒸着する段階と、第２導電層パターン１５６上にキャップを形成するように絶縁層を平坦化する段階と、を含む。 （もっと読む）

【課題】低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現する。
【解決手段】半導体装置は、半導体基板と、半導体基板の主面に形成されたｎ型半導体領域とｐ型半導体領域と、半導体基板上に形成され、ｎ型半導体領域とｐ型半導体領域を露出するように形成された第１と第２のトレンチを有する第１の絶縁層と、第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、第１のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して内張りされた第１の金属層と、第２のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、第２の金属層上に内張りされたアルカリ土類金属元素、III族金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つの金属元素を含む第３の金属層と、第１と第２のソース／ドレイン領域を具備することを特徴とする。 （もっと読む）

【課題】ソース及びドレイン領域の幅を確保しつつ、フィンチャネルの幅のみを狭く形成できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｆｉｎ型トランジスタの製造方法であって、シリコン基板１上に形成されたマスク層８をマスクとして、ＳＴＩ領域２を形成する工程と、マスク層８をウエットエッチングで縮退させて縮退マスク層８ａを形成する工程と、縮退マスク層８ａの表面にストッパ酸化膜１６を形成し、全面にポリシリコン１７を堆積した後、反射防止膜１８、フォトレジスト１９を形成する工程と、ワード線部分のフォトレジスト１９を開口し、当該部分の反射防止膜１８とポリシリコン１７とを除去して、縮退マスク層８ａを露出させた後に、フォトレジスト１９を除去する工程と、縮退マスク層８ａをマスクとして、縮退マスク層８ａの下部両側のシリコン基板１をエッチングして、フィンチャネル３０を形成する工程と、を備える。 （もっと読む）

【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。
【解決手段】半導体装置１００は、ゲートラストプロセスで形成された第１のゲート２１０を含む。第１のゲート２１０は、絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内のゲート電極上に形成された保護絶縁膜１４０を含む。また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。 （もっと読む）

【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供する。
【解決手段】本発明の半導体装置は、素子分離領域と活性領域を有する半導体装置であって、活性領域とゲート酸化膜が接する第１の面より上に、ソース領域およびドレイン領域の一部が存在し、該ソース領域および／または該ドレイン領域と、該ソース領域および／または該ドレイン領域に電気的に接続される電極とが接する第２の面が、該第１の面に対して傾いている。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用い、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのそれぞれに要求されるしきい値電圧を容易に実現できる相補型ＭＩＳＦＥＴおよびその製造技術を提供する。
【解決手段】ｎ型ウエル３およびｐ型ウエル４のそれぞれの表面に清浄な酸化シリコン膜５を形成した後、酸化シリコン膜５上に２Ａ族元素の酸化物、３Ａ族元素の酸化物、３Ｂ族元素の酸化物、４Ａ族元素の酸化物、および５Ａ族元素の酸化物等からなる酸素欠損調整層６と、高誘電率膜８と、水素に対する還元触媒効果を有する導電性膜１２とを順次堆積し、Ｈ_２を含む雰囲気中にて基板１に対して熱処理を施すことで酸素欠損調整層６と酸化シリコン膜５との間にダイポールを形成する。その後、導電性膜１２、高誘電率膜８、酸素欠損調整層６および酸化シリコン膜５等をパターニングしてゲート電極およびゲート絶縁膜を形成する。 （もっと読む）