本発明は、半導体デバイス（１）の製造中に、少なくとも一つの半導体デバイス層（４）から該半導体デバイス層（４）を用いて不純物を除去する方法を提供し、上記少なくとも一つの半導体デバイス層（４）は、化合物半導体材料及び／又はゲルマニウムを備え、少なくとも一つの半導体デバイス層（４）を準備した後、半導体デバイス（１）の製造中に実行される各加熱工程は、９００℃以下の温度で、５分以下の時間により決定される低サーマルバジェットを有する。上記方法は、半導体デバイス層（４）よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層（３）を設けることを備え、ゲルマニウム・ゲッタリング層（３）は、少なくとも一つの半導体デバイス層（４）に直接又は間接に接触して少なくとも部分的に設けられ、これにより、不純物は、少なくとも一つの半導体デバイス層（４）からゲルマニウム・ゲッタリング層（３）へ拡散することができる。本発明は、また、発明の実施態様による不純物の除去方法を用いて半導体デバイスを形成する方法を提供し、及びそれにて得られる半導体デバイスを提供する。
（もっと読む）

【課題】チャネル領域の両側からチャネル領域に応力を効果的に印加する半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する工程を行う。次に、ゲート電極１３をマスクにした異方性のリセスエッチングにより、シリコン基板１１を掘り下げて、リセス領域１８を形成する。リセス領域１８の表面に、ＳｉＧｅ層１９をエピタキシャル成長させる工程とを行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）

【課題】エクステンション領域または不純物拡散領域を制御性良く形成できる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００上にｎチャネル型およびｐチャネル型のＭＯＳトランジスタを形成する。ｐチャネル型ＭＯＳトランジスタは、ゲート電極１０２ａと、ゲート電極１０２ａの側面上に設けられ、ＩＶ族半導体からなる微粒子１１０が埋め込まれた第１のオフセットサイドウォール１０３ａとを有し、ｎチャネル型ＭＯＳトランジスタは、ゲート電極１０２ｂと、ゲート電極１０２ｂの側面上に設けられた第２のオフセットサイドウォール１０３ｂとを有する。ＩＶ族半導体のイオン注入後に熱処理することで微粒子１１０を形成させ、第１のオフセットサイドウォール１０３ａの幅を第２のオフセットサイドウォール１０３ｂより大きくすることができる。 （もっと読む）

活性領域と、適合可能な誘電層を有する半導体構造を形成する方法を開示する。１つの実施形態においては、半導体構造は、第１の半導体材料の酸化物を含む誘電層を有しており、誘電層と第１の半導体材料との間に第２の（組成的に異なった）半導体材料が形成される。別の実施形態においては、第２の半導体材料の格子構造に一軸性ひずみを与える目的で、第２の半導体材料の一部は、第３の半導体材料に置き換えられる。 （もっと読む）

【課題】低抵抗極薄先端領域を有する新規のトランジスタおよびＶＬＳＩ生産可能製造方法を提供する。
【解決手段】第１のドープ半導体材料を前記半導体基板上に前記第１の側壁スペーサの外縁に整合して形成し、ドーパントを前記半導体材料から前記基板中に前記側壁スペーサの第１の対の下に拡散させて、一対の先端領域を形成し、側壁スペーサの第２の対を前記第１の半導体基板上に前記側壁スペーサの第１の対の外縁に整合して形成し、ソース／ドレイン・コンタクト領域を形成するために、イオンを前記半導体材料中および前記基板中に前記側壁スペーサの第２の対の外縁に整合させて注入する。 （もっと読む）

【課題】 集積回路の全体寸法を著しく増大させることなく、デュアル応力ライナ境界問題を克服する方法及び半導体構造体を提供すること。
【解決手段】 本発明によれば、デュアル応力ライナ境界又はその間のギャップは、隣接するダミー・ゲート領域上に強いて置くようにされる。隣接するダミー・ゲート領域上にデュアル応力ライナ境界又はギャップを強いて置くようにすることによって、デュアル応力ライナ境界又はギャップに関連する大きな応力が、半導体基板にではなくダミー・ゲート材料に移行する。したがって、最も近くに隣接するＦＥＴに対するデュアル応力ライナ境界の影響が低減される。さらに、本発明を用いてデバイス変動性及びパッキング密度の利点が達成される。 （もっと読む）

【課題】ヒ素（Ａｓ）を高濃度にドーピングした状態でエクステンション領域のエピタキシャル成長膜表面に凹凸を発生させることなく、平滑な面に形成することを可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３を備え、前記ゲート電極１３の両側の前記半導体基板１１上に形成された不純物を含有してなるエクステンション領域１７、１８を備えた半導体装置１であって、前記エクステンション領域１７、１８は、シリコンゲルマニウムにヒ素を含む状態でエピタキシャル成長されたエピタキシャル成長膜からなり、このエピタキシャル成長膜は、ヒ素をドーピングしながらシリコンとゲルマニウムとを前記半導体基板１１上に選択的にエピタキシャル成長させて形成される。 （もっと読む）

【課題】ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置を実現する。
【解決手段】ソースおよびドレイン上にニッケルまたはニッケル合金のシリサイド領域が形成されたｎチャネルＭＩＳＦＥＴのチャネル長さ方向を、半導体基板の結晶方位＜１００＞に平行となるよう配置する。結晶方位＜１００＞の方向には、ニッケルまたはニッケル合金のシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置が得られる。 （もっと読む）

【課題】ゲート電極を埋め込み形成する際の埋め込み特性を改善する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２を介して、第１ゲート電極層３ａと第２ゲート電極層３ｂとをこの順に積層してなるゲート電極３を形成する半導体装置の製造方法であって、まず、半導体基板１上に、ゲート絶縁膜２と、ゲート電極３の仕事関数を規定する金属含有材料からなる第１ゲート電極層３ａとをこの順に積層する工程を行う。次に、第１ゲート電極層３ａ上に、第１ゲート電極層３ａに達する凹部８を有する絶縁層７を形成する工程を行う。次いで、凹部８に、第１ゲート電極層３ａよりも抵抗値の低い金属含有材料からなる第２ゲート電極層３ｂを埋め込む工程を行う。その後、第２ゲート電極層３ｂをマスクとして、第１ゲート電極層３ａをパターンニングする工程を行うことを特徴とする半導体装置の製造方法と半導体装置である。 （もっと読む）

【課題】 半導体装置の微細化に伴うトランジスタのショートチャネル対策として、トレンチゲートＴｒが開発されている。しかしながら、トレンチゲートＴｒはゲート電極と基板間の対向面積が増加するため、ゲート電極の寄生容量が大きくなるという問題がある。
【解決手段】 本発明のトレンチゲートＴｒは、溝の内部に第１のゲート電極と第２のゲート電極とを備えている。Ｔｒのチャネルとなる溝下部には、基板との間にゲート酸化膜を介した第１のゲート電極を備える。Ｔｒの不純物拡散層と対向する溝部上部には、ゲート酸化膜と溝サイドウォール膜とを介した第２のゲート電極を備える。溝部上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる。 （もっと読む）

【課題】デバイス特性の劣化を伴うことなくサイドウォールを形成することができる技術を提供する。
【解決手段】半導体基板１上に高誘電率膜よりなるゲート絶縁膜５とポリシリコン膜を形成する。そして、ポリシリコン膜をパターニングすることにより、シリコンゲート電極６ａ、６ｂを形成する。続いて、半導体基板１上に酸化アルミニウム膜７および窒化シリコン膜よりなる積層膜を形成する。その後、窒化シリコン膜を異方性ドライエッチングすることにより、シリコンゲート電極６ａ、６ｂの側壁にだけ窒化シリコン膜８ａを残す。このとき、窒化シリコン膜の下層に形成されている酸化アルミニウム膜７がエッチングストッパとして機能する。次に、露出した酸化アルミニウム膜７を希フッ酸でウェットエッチングする。 （もっと読む）

トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高ｋ誘電体と、高ｋ誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第２の仕事関数金属と、第２の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高ｋ誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高ｋ誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第２の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を使用したＭＩＳＦＥＴにおいて高誘電率ゲート絶縁膜を劣化させることなくＭＩＳＦＥＴの特性を向上させる。
【解決手段】基板１の活性領域上に高誘電率ゲート絶縁膜４Ａを介してゲート電極５が形成されている。ゲート電極５の側面には、高誘電率を有する絶縁性サイドウォール７が形成されている。 （もっと読む）

【課題】
ポケットとエクステンションを備えたＭＯＳトランジスタのポケットとエクステンションのオフセット距離の精度を向上する。
【解決手段】
半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極１６及びキャパシタ用下部電極１８をそれぞれ形成する。絶縁膜１２及び電極１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極１６，１８を覆って絶縁層２６をCVD法等により形成する。絶縁層２６を介してのイオン注入処理によりエクステンション領域２８，３０を形成する。ポケット領域２０，２２とエクステンション領域２８，３０との間のオフセット距離Lは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース／ドレイン領域を形成する。 （もっと読む）

ドライプラズマエッチングシステム内で誘電体層をシリコン及びポリシリコンに対して選択的な均一エッチングを行う方法及びシステムが記載されている。エッチング用化学は、たとえばCH₂F₂やCHF₃のようなフルオロハイドロカーボンを有する。高いエッチング選択性及び受容可能な均一性は、CH₂F₂の流速やドライプラズマエッチングシステムと結合する出力を含むプロセス条件を選択することによって実現されて良い。それにより、エッチングプラズマ中での活性エッチングラジカルとポリマー生成ラジカルとの適切なバランスがとられる。
（もっと読む）

【課題】高集積化に最適化された、不純物ドーピング領域を含む半導体素子及びその形成方法を提供する。
【解決手段】この方法は、半導体基板にクラスタ型ドーパントイオンを注入して不純物注入領域を形成する段階（Ｓ２００）と、前記不純物注入領域にレーザアニーリング工程を実行して不純物ドーピング領域を形成する段階（Ｓ２１０）とを含む。 （もっと読む）

【課題】 本発明は、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、Ｎ型およびＰ型半導体領域上に、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含むゲート絶縁膜を形成する工程と、ゲート絶縁膜上に真空仕事関数４．８ｅＶ以上の金属を有する金属膜を形成する工程と、金属膜／ゲート絶縁膜／Ｎ型またはＰ型半導体領域の積層構造を還元雰囲気で熱処理する工程と、その後、Ｐ型半導体領域上の金属膜およびゲート絶縁膜を第２酸素拡散防止膜で被覆する工程と、その後、積層構造を酸素雰囲気で熱処理する工程と、その後、Ｎ型半導体領域上の金属膜およびゲート絶縁膜を第１酸素拡散防止膜で被覆する工程とを有することを特徴とする。 （もっと読む）

【課題】所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置を製造し易い半導体装置の製造方法を得ること。
【解決手段】シリコン基板に微細な低抵抗ＭＩＳ型電界効果トランジスタが形成されている半導体装置を製造するにあたり、ポリシリコン製ゲート電極とソース領域とドレイン領域とを有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたポリシコン基板に犠牲層としての非晶質炭素層を形成した後、該非晶質炭素層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化し、その後に非晶質炭素層を除去してからソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

【課題】浅い接合領域上に、低抵抗で均一なニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜およびシリコン領域が形成されたシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン領域を覆うように形成し、前記シリコン基板を熱処理し、前記シリコン領域表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ₂Ｓｉで表される第１のニッケルシリサイド層を形成し、前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により除去し、前記第１のニッケルシリサイド層を、シランガス中における熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する。 （もっと読む）