【課題】セルのしきい値電圧の低下を防止できる半導体素子及びその製造方法を提供すること。
【解決手段】第１活性領域１０１Ａ及び第１活性領域１０１Ａに比べて高い位置に形成された第２活性領域１０２とを有する半導体基板２１を準備するステップと、第１活性領域１０１Ａ及び第２活性領域１０２間の境界領域を面取処理するステップと、面取処理された境界領域を含む基板全面にゲート絶縁膜３１を形成するステップと、境界地域上のゲート絶縁膜３１上に、第１活性領域１０１Ａの一部から第２活性領域１０２の一部までまたがりステップ構造を有するゲートパターン２００を形成するステップと、ゲートパターン２００の両側壁にゲートスペーサ３４、３５を形成するステップと、第１活性領域１０１Ａに第１セル接合部３６Ａを、第２活性領域１０２に第２セル接合部３６Ｂを形成するステップとを含む。 （もっと読む）

【課題】 絶縁膜層に空隙を設けずにトランジスタ間あるいは配線間の分離のための絶縁膜層の低誘電率化を行う。
【解決手段】 ゲート絶縁膜（シリコン酸化膜）５以外の素子分離領域４、層間絶縁膜１０及び保護絶縁膜８、９の少なくとも一部をフッ化炭素(CFx、0.3<ｘ<0.6)又は炭化水素(CHy、0.8<y<1.2)で形成する。 （もっと読む）

【課題】 ＮチャネルＭＩＳＦＥＴのゲート電極およびＰチャネルＭＩＳＦＥＴのゲート
電極が共に適切な仕事関数を持ち、しきい値電圧の制御が容易な絶縁ゲート型電界効果ト
ランジスタを含む半導体装置を実現する。
【解決手段】 本発明の絶縁ゲート型電界効果トランジスタを含む半導体装置は、第１の
素子領域に形成されると共に、ゲート電極膜におけるゲート絶縁膜に接する領域が、タン
グステンシリサイドで構成されたＮチャネルＭＩＳＦＥＴと、第２の素子領域に形成され
ると共に、ゲート電極膜が、白金シリサイド及びタングステンシリサイドと同じ構成材料
でかつＮチャネルＭＩＳＦＥＴのゲート電極膜よりもシリコン含有量が少ないタングステ
ンシリサイドで構成されたＰチャネルＭＩＳＦＥＴを有し、ＮチャネルＭＩＳＦＥＴのゲ
ート電極膜の仕事関数が、ＰチャネルＭＩＳＦＥＴのゲート電極膜の仕事関数よりも小さ
い。 （もっと読む）

【課題】 ＣＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法を提供すること。
【解決手段】 ＭＯＳＦＥＴ内の歪みを最適化し、より具体的には、１つの種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方を含む歪みＭＯＳＦＥＴの半導体構造体、及び歪みＭＯＳＦＥＴを製造する方法が開示される。元の完全な厚さを有する歪み誘起ＣＡ窒化物コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方の上に形成され、この歪み誘起コーティングは、１つの種類の半導体デバイス内に最適化された十分な歪みをもたらし、別の種類の半導体デバイスの性能を劣化させる。歪み誘起ＣＡ窒化物コーティングは、別の種類の半導体デバイスの上で減少した厚さまでエッチングされ、減少した厚さの歪み誘起コーティングは、他方のＭＯＳＦＥＴ内でより少ない歪みを緩和し、他方のＭＯＳＦＥＴ内により少ない歪みをもたらす。 （もっと読む）

【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）

【課題】
静電保護用ＭＩＳＦＥＴは、静電保護用ＭＩＳＦＥＴの占有面積を従来よりも縮小する技術を提供する。また基板電流を発生しやすくすることで寄生バイポーラトランジスタを導通しやすくし、高い静電保護能力を備えた静電保護用ＭＩＳＦＥＴを提供する。
【解決手段】
ドレインの非シリサイド領域の不純物濃度を薄くし、かつ接合を浅く形成することにより、従来よりも非シリサイド領域の比抵抗を高め、非シリサイド領域の占有面積を縮小する。さらに、非シリサイド領域の下方にウェルと同じ極性の中濃度不純物層を形成して、リーク電流の大きいｐｎ接合を形成することにより基板電流を発生しやすくし、寄生バイポーラトランジスタを導通しやすくすることで、静電保護能力を高める。 （もっと読む）

【課題】 本発明は、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供するものである。
【解決手段】 本発明の半導体装置は、接地線が接続された半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された抵抗ゲート部と、ゲート絶縁膜および抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。 （もっと読む）

【課題】階段状ソース／ドレイン領域を有するトランジスタを提供する。
【解決手段】階段状領域を設けることによって、リーク電流を最小限に留めると同時にチャネル領域のひずみを大きくするとしてもよい。このような階段状領域の形成は、基板内に２種類のリセスを形成して階段状のリセスとし、このリセス内にソース／ドレイン領域を形成することによって実現するとしてもよい。 （もっと読む）

【課題】ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離のばらつきを低減できるＭＯＳ型半導体装置の製法を提供する。
【解決手段】半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極層１６及びキャパシタ用電極層１８をそれぞれ形成する。絶縁膜１２及び電極層１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極層１６，１８を覆ってキャパシタ用絶縁層２６をＣＶＤ法等により形成する。絶縁層２６を介してのイオン注入処理により低濃度ソース、ドレイン領域２８，３０を形成する。ポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース，ドレイン領域を形成する。 （もっと読む）

【課題】 良質でかつ良好な形状のサイドウォールを備えた半導体装置を形成する。
【解決手段】 ゲート電極側壁のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成する。炭素含有シリコン窒化酸化膜は、ＢＴＢＡＳと酸素を原料に用い、ＢＴＢＡＳ流量／酸素流量比を適当に設定すると共に、例えば約５３０℃等の低成膜温度のＣＶＤ法で成膜することができる。炭素含有シリコン窒化酸化膜を用いてサイドウォールを形成することで、窒素原子や炭素原子の寄与により、ＨＦ耐性向上やフリンジ容量低減を図れる。また、低温条件で成膜することにより、半導体基板内に導入されている不純物の不要な拡散が抑えられるようになる。これにより、トランジスタ特性を高めかつ安定化させ、半導体装置の高性能化、高品質化を図れるようになる。 （もっと読む）

【課題】 後続するコンタクト・ホール工程で使用される層間絶縁（ILD）エッチング停止層を有する高電圧用トランジスタ・デバイスを提供する。
【解決手段】 エッチング停止層は、１０Ω−ｃｍより大きい抵抗を有する高抵抗膜である。この結果、ゲート部において５Vより大きい高電圧を駆動する場合のリークを防止し、破壊電圧は向上する。高電圧用デバイスの製造方法は、現在の低電圧デバイスの製造工程と中電圧デバイスの製造工程と混載可能である。 （もっと読む）

【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。 （もっと読む）

【課題】延伸スペーサを利用した半導体デバイスおよびその形成方法を提供する。
【解決手段】半導体デバイスは、半導体基板１１０を覆うゲートと、ゲートの側壁上にある誘電体ライナー１５０とを含む。この半導体デバイスは、誘電体ライナー１５０に隣接して誘電体ライナー１５０を越えるように半導体基板１１０に沿って横向きに延伸された延伸スペーサ１７０を含む。半導体デバイスは、半導体基板１１０の上面の下方に位置し、ゲート下のチャネル領域１４５に隣接するソース／ドレインをさらに含む。ソース／ドレインは、誘電体ライナー１５０および延伸スペーサ１７０下で延伸される。半導体デバイスは、ソース／ドレインの一部上を覆い、半導体基板１１０に沿って横向きに延伸するシリサイド領域１９０をさらに含む。従って、延伸スペーサ１７０はソース／ドレインの一部上において誘電体ライナー１５０とシリサイド領域１９０との間に形成される。 （もっと読む）

一実施形態において、基板表面上にシリコン含有材料をエピタキシャル形成する方法であって、単結晶表面及び第２表面（アモルファス又は多結晶）を有する基板をプロセスチャンバー内に位置させるステップと、基板を、堆積ガスに露出されて、単結晶表面にエピタキシャル層を形成すると共に、第２表面に多結晶層を形成するステップとを備えた方法が提供される。堆積ガスは、シリコンソースと、少なくとも第２の元素ソース、例えば、ゲルマニウムソース、炭素ソース又はその両方とを含むのが好ましい。その後、この方法は、更に、基板をエッチング剤ガスに露出させて、多結晶層がエピタキシャル層より速い速度でエッチングされるようにするステップも備えている。基板は、堆積ガス及びエッチング剤ガスに順次に繰り返し露出されて、シリコン含有材料を形成する。一実施例において、堆積ガスはシランを含み、エッチング剤ガスは塩素及び窒素を含む。 （もっと読む）

【課題】素子の微細化が可能でスイッチング性能の高い立体構造を有する電界効果型トランジスタである半導体素子を提供する。
【解決手段】ソース領域と、前記ソース領域の上部に配置された半導体機能層と及び、前記半導体機能層の上部に配置されたドレイン領域とを備え、前記半導体機能層は、前記ソース領域に対してほぼ垂直に配列した、複数の柱状あるいは円筒状の半導体物質からなる第１の部材と、前記第１の部材を取り囲み、前記ソース領域と絶縁体を介して配置された第２の部材から構成され、前記第２の部材はゲート領域と、絶縁体領域とから構成されており、前記第１の部材の平均直径が１ｎｍ以上３０ｎｍ以下であり、前記第１の部材の平均間隔が３ｎｍ以上５０ｎｍ以下であり、前記半導体層の酸素を除く主成分がシリコン、またはゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかである半導体素子を用いる。 （もっと読む）

【課題】本発明は、シリサイドプロセスを適用したＭＯＳＦＥＴにおいて、シリサイド膜をより大きく形成できるようにする。
【解決手段】たとえば、シリコン基板１１の表面上に設けられたゲート電極１６の側面には、それぞれ、内側ゲート側壁膜１８および外側ゲート側壁膜２１が形成されている。一方、ゲート電極１６の形成位置を除く、シリコン基板１１の表面部には、浅い低濃度拡散層１７、および、二段構造の浅い高濃度拡散層１９と深い高濃度拡散層２２とが形成されている。そして、浅い高濃度拡散層１９および深い高濃度拡散層２２に対応するシリコン基板１１の表面部には、それぞれの高濃度拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。 （もっと読む）

ゲート絶縁膜に高誘電率膜を用いるＭＯＳＦＥＴにおいて、基板−高誘電率膜間の低誘電率層（シリコン酸化膜）を増大させないようにするために、基板（１）上に高誘電率膜（３）、拡散バリア層（４）を堆積した後、高誘電率膜（３）の膜質改善のための熱処理を行う。次に、ゲート電極材料膜を堆積し、これをパターニングしてゲート電極（６）を形成する。このエッチング工程において、高誘電率膜３）はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために拡散バリア層（８）でゲート部を含む全面を被覆して熱処理を行う。その後、ソース・ドレイン領域となる不純物拡散層を形成する。
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【課題】 ＭＯＳトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）形成工程において、サイドウォールスペーサを半導体基板の削れなく形成する。
【解決手段】 半導体基板１００上にゲート絶縁膜１０１を介してゲート電極１０２を形成する工程と、ゲート電極１０２を被覆するようにＳｉＣ_wＨ_xＯ_yＮ_z（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜１０６を堆積する工程と、有機無機ハイブリッド膜１０６の所定部分を酸化層１０８に変換する工程と、酸化層１０８を選択的に除去して、ゲート電極１０２の側壁に有機無機ハイブリッド膜からなるサイドウォールスペーサ１０９を形成する工程を含む。 （もっと読む）

ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ⁻型半導体領域１１やｐ⁻型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
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【課題】 ゲート誘電体とゲート電極との間にＶ_t安定化層を含む半導体構造を提供することにある。
【解決手段】 Ｖ_t安定化層は、構造のしきい電圧およびフラットバンド電圧を目標値に安定化することができ、窒化金属酸化物または窒素なし金属酸化物を含み、Ｖ_t安定化層が窒素なし金属酸化物を含む条件で半導体基板またはゲート誘電体のうちの少なくとも一方が窒素を含む。また、本発明は、このような構造を形成する方法も提供する。 （もっと読む）