【課題】 本発明は、ミラー容量、すなわち、オーバーラップ容量が低減され、駆動電流が改善された少なくとも１つのＣＭＯＳデバイスを有する半導体構造体を提供する。
【解決手段】 本発明の構造体は、少なくとも１つの重層ゲート導電体を備える半導体基板であって、少なくとも１つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、少なくとも１つの重層ゲート導電体の下に位置する第１のゲート酸化物であって、少なくとも１つの重層ゲート導電体の垂直縁部を超えて延長しない第１のゲート酸化物と、少なくとも１つの重層ゲート誘電体の少なくとも一部の下に位置する第２のゲート酸化物とを備える。本発明によると、第１のゲート酸化物及び第２のゲート酸化物は、第１のゲート酸化物が高ｋであるとき第２のゲート酸化物は低ｋであり、あるいは前記第１のゲート酸化物が低ｋであるとき前記第２のゲート酸化物は低ｋであるという条件で、高ｋ酸化物含有材料及び低ｋ酸化物含有材料から選択される。 （もっと読む）

【課題】ハードマスク用として形成されたシリコン窒化膜またはシリコン酸化膜を選択的にエッチングした際の残渣を、下地にダメージを与えず、かつ残存しているハードマスクを大きくエッチングすることなく除去することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板にエッチング対象膜を形成する工程と、エッチング対象膜の上にシリコン窒化膜またはシリコン酸化膜を形成する工程と、シリコン窒化膜またはシリコン酸化膜の表面に窒素を導入する工程と、シリコン窒化膜またはシリコン酸化膜を選択的にエッチング除去してエッチングマスクとする工程と、シリコン酸化膜またはシリコン酸化膜のエッチング残渣をウェットエッチングにより除去する工程と、エッチングマスクを介してエッチング対象膜をウェットエッチングする工程と、エッチングマスクを除去する工程とを有する。 （もっと読む）

【課題】コンタクト抵抗の低いトランジスタを提供する。
【解決手段】Ｐ型又はＮ型を付与する不純物元素を含む半導体膜と、その上に形成された絶縁膜と、少なくとも前記絶縁膜に形成されたコンタクトホールを介して前記半導体膜と電気的に接続された電極又は配線とを有し、前記半導体膜は、所定の深さよりも深い領域に含まれる前記不純物元素の濃度が第１の範囲（１×１０^２０／ｃｍ^３以下）であり、且つ前記所定の深さより浅い領域に含まれる前記不純物元素の濃度が第２の範囲（１×１０^２０／ｃｍ^３を超える）であり、前記半導体膜の、前記電極又は配線と接する部分よりも深い領域は、前記不純物元素の濃度が前記第１の範囲である。 （もっと読む）

【課題】 サイドウォール幅の減少を抑制し、ゲート電極が微細化された場合であっても接合リーク電流に起因する製造歩留まりの低下を回避することができる半導体装置の製造方法を提供する。
【解決手段】 ゲート電極３上にスペーサパターン１３を形成し、サイドウォール６形成後にスペーサパターン１３を除去する。当該手法により、ゲート電極３の高さより高い、もしくは同等の高さのサイドウォール６を形成した後、コンタクトホール２１を形成する。これにより、ストッパ膜７を異方性エッチングする際にサイドウォール６の幅が減少することを抑制し、エクステンション領域が露出することにより生じる接合リーク電流に起因する半導体装置の歩留まり低下を抑制することができる。 （もっと読む）

【課題】 窒化物上へゲルマニウム・スペーサを選択的に堆積するための構造及び方法を提供すること。
【解決手段】 半導体製造プロセス中でゲルマニウム構造体を選択的に形成する方法は、化学的酸化物除去（ＣＯＲ）プロセスにおいて自然酸化物を除去し、次いで、加熱された窒化物及び酸化物表面を加熱されたゲルマニウム含有ガスに曝して、ゲルマニウムを選択的に窒化物表面上にだけ形成し、酸化物表面上には形成しない。 （もっと読む）

【課題】ＭＩＳトランジスタの特性及び信頼性を損なうことなく、コンタクトを容易に形成することができる技術を提供すること。
【解決手段】半導体装置の製造方法は、（Ａ）半導体基板２０１上にゲート絶縁膜２０５を形成する工程と、（Ｂ）ゲート絶縁膜２０５上にゲート電極２０６を形成する工程と、（Ｃ）少なくとも非晶質カーボン膜２１０を表面層として含む保護膜を全面に形成する工程と、（Ｄ）エッチバックによりゲート電極２０６の側面に上記保護膜からなるサイドウォール２１０ａを形成する工程と、（Ｅ）上記非晶質カーボン膜（２１０）だけを選択的に除去する工程とを有する。 （もっと読む）

【課題】 応力が加えられたゲート金属シリサイド層を含む高性能の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び高性能ＭＯＳＦＥＴを製造する方法を提供すること。
【解決手段】 本発明は、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体層、ゲート電極及び１つ又は複数のゲート側壁スペーサを備えた少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む半導体デバイスに関する。このようなＦＥＴのゲート電極は、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのチャネル領域内に応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を含む。半導体デバイスは、少なくとも１つのｐ−ＦＥＴを含むことが好ましく、ｐ−チャネルＦＥＴは、１つ又は複数のゲート側壁スペーサによって横方向に制限され、かつ、ＦＥＴのｐ−チャネル内に圧縮応力を生じさせるように配置され構成される内因性応力が加えられたゲート金属シリサイド層を備えたゲート電極を有することがより好ましい。 （もっと読む）

【課題】ストレスを変えることのできる半導体装置を提供する。
【解決手段】半導体装置は、ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に保護絶縁膜を介して設けられた側壁絶縁膜と、前記ゲート電極及び前記側壁絶縁膜を覆うように設けられたバリア−ＳｉＮ膜とを具備し、層間膜の一部にＳＯＧ系の高ストレス材料を用いることを特徴としている。 （もっと読む）

【課題】 取り扱いが容易で、下地層との高い選択性を有するハードマスクを用いた半導体製造方法を提供する。
【解決手段】 Ｓｉ基板１上又は前記Ｓｉ基板上に形成されたＳｉを含む下地膜２、３上に、ＳｉＯＣ膜を形成する工程と、前記ＳｉＯＣ膜に、アッシング処理を施す工程と、前記アッシング処理を施したＳｉＯＣ膜４’を、Ｆを含むウエット処理により選択的に除去する工程を備える。 （もっと読む）

【課題】 ＭＯＳＦＥＴ構造及びその製造方法を提供する。
【解決手段】 本方法は、第一ＭＯＳＦＥＴ型領域（４０）では半導体層（２２）を完全に半導体金属合金に変換するのに十分な厚さで、第二ＭＯＳＦＥＴ型領域（３０）では半導体層（２０）を部分的に半導体金属合金に変換するのに十分な厚さで金属含有層（５６）を形成する。第一の実施態様では、第一ＭＯＳＦＥＴ型領域（４０）のゲートスタックは金属含有層（５６）を形成する前に凹化しておくので第一ＭＯＳＦＥＴ半導体スタックの高さは第二ＭＯＳＦＥＴ半導体スタックの高さ未満である。もう一つの実施態様では、変換プロセスの前に第一ＭＯＳＦＥＴ領域（４０）よりも第二ＭＯＳＦＥＴ領域（３０）の金属含有層（５６）を薄く形成する。 （もっと読む）

【課題】工程数を増加させずにメタルゲート構造の加工性を向上した、４５ｎｍ世代以降のＳｏＣデバイスの製造に対応可能な半導体装置の製造方法を得る。
【解決手段】半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、前記高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成した後、該金属層をパターニングすることにより金属ゲート電極層を形成するゲート電極層形成工程と、前記金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、前記高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、を含む。 （もっと読む）

【課題】半導体装置及びその製作方法を提供する。
【解決手段】半導体装置は、基板、ゲート構造、ソース領域、ドレイン領域と二つの誘電体バリア層を含む。ゲート構造は基板に形成される。ソース領域とドレイン領域は、ゲート構造のおける基板に形成され、チャネル領域がゲート構造の下においてソース領域とドレイン領域との間に形成される。二つの誘電体バリア層は、それぞれソース領域とドレイン領域との間において、ゲート構造の下における基板に形成される。誘電体バリア層は、ナノメートルスケール装置におけるDIBL効果によるドレインを軽減するために使用される。 （もっと読む）

【課題】フルゲルマニウムシリサイド化ゲートＭＯＳＦＥＴの形成方法及びそれから得られるデバイスを提供する。
【解決手段】高い仕事関数を有するフルゲルマニウムシリサイド化ゲート電極を備えるＭＯＳＦＥＴにおいて、上記ゲート電極は、シリサイド化金属とケイ素及びゲルマニウムを含む半導体材料との間の自己整列反応工程によって形成され、好ましくは、ニッケルとＳｉＧｅとの間の反応によって形成され、上記ゲート電極の仕事関数は微調整可能である。 （もっと読む）

【課題】フルシリサイド（ＦＵＳＩ）ゲートを有するＭＯＳＦＥＴデバイスの製造方法を提供する。
【解決手段】この方法は、ＦＵＳＩとソース及び／又はドレイン領域へのコンタクトとの間の短絡形成を防止するのに使用可能である。特に、この方法は、ゲート誘電体の上方に膨張体積を形成する。上記体積は、フルシリサイド化ゲートを実質的に含むように設計される。 （もっと読む）

【課題】 半導体基板間でオン抵抗値等の電気特性のばらつきが抑制された半導体装置の製造方法および半導体製造システムを提供する。
【解決手段】 オフセットスペーサ形成工程（Ｓ１０４）の後に、シリコン基板表面に形成された変質層の厚さを測定し（Ｓ１０６）、予め取得した注入パラメータとシート抵抗と変質層の厚さとの関係から、不純物元素の注入パラメータを算出し（Ｓ１０８）、その注入パラメータを用いてイオン注入法によりエクステンション領域を形成する。注入パラメータの代わりに活性化熱処理パラメータを算出してもよく、変質層の厚さをドライエッチング条件から推定（Ｓ１０７）してもよい。 （もっと読む）

本発明は、トレンチ分離領域を有する半導体構造を含む。このトレンチ分離領域のトレンチは、狭い底部分と、この底部分上の広い上方部分とを含んでいる。電気絶縁性材料が、上記広い上方部分を充填する一方、上記狭い底部分内に空所を残している。上記底部分は、実質的に垂直な側壁を有し、この側壁から実質的に垂直に延びる段部で上記上方部分と連結している。上記トレンチ分離領域は、メモリアレイ内に含まれてもよく、及び／又は、電子システム内に含まれてもよい。本発明は、半導体構造を形成する方法をも含む。 （もっと読む）

【課題】順方向電圧を印加した場合にＰＮ接合箇所において電流が流れるのを抑制することができ、逆方向電圧を印加した場合の耐圧を保持し、さらに、逆方向飽和電流を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置では、Ｓｉ基板１０内において、ソース・ドレイン部２０に挟まれる領域にＳｉＧｅ層２５が埋め込まれている。ＳｉＧｅ層２５の上には、ゲート絶縁膜２７およびゲート電極２８が形成されている。本発明では、ＳｉＧｅ層２５のかわりとしてＳｉよりもバンドギャップの小さい材料を用いることができる。例えば、ＳｉＣ層やＳｉＧｅＣ層などを用いることができる。 （もっと読む）

【課題】微細化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板の主表面中に設けられた第１絶縁膜２１と、前記第１絶縁膜上に設けられ前記第１絶縁膜の構成元素と所定の金属元素との化合物を主成分とし前記第１絶縁膜よりも比誘電率が高い第１高誘電体膜２２−１とを少なくとも備えたゲート絶縁膜１２と、前記ゲート絶縁膜上に設けられ、ＣｕまたはＣｕを主成分とするゲート電極１３と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレイン１５とを具備する。 （もっと読む）

【課題】 サイドウォールがサイドエッチングされることを確実に防止し、接合リーク電流が増大することを抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜１及びゲート電極２、並びに、ゲート電極２をマスクとしたエクステンション領域３が形成された半導体基板１００の全面に、酸化アルミニウム膜４とシリコン窒化膜５とが順に成膜される。当該積層膜に異方性エッチングが行われ、絶縁膜サイドウォール７、及び断面Ｌ字状の金属酸化膜サイドウォール６が形成される。次に、金属酸化膜サイドウォール６をマスクとして、金属酸化膜サイドウォール６の外側に導電層８が形成される。この後、金属酸化膜サイドウォール６をマスクとして、導電層８の表面酸化膜が除去され、導電層８のシリサイド化が行われる。 （もっと読む）

【課題】 ゲートドレイン電流の低減をはかり、ホットキャリア寿命の長い半導体装置を提供する。
【解決手段】 ゲート電極の側壁に形成されるサイドウォールが、ゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含むようにし、サイドウォールの形成に際し、ゲート絶縁膜を除去することなく形成でき、ゲート絶縁膜へのプラズマダメージを防ぐ。 （もっと読む）