【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【課題】下地となるサイドウォールにダメージを与えることなく外側のサイドウォールを除去可能で、これにより狭スペース化したゲート電極間に自己整合的にソース／ドレインに達する接続孔を形成できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にゲート構造体Ａを形成し、さらにノンドープシリコン系絶縁膜１１と、不純物ドープ窒化シリコン膜１３と順に成膜する。これらの膜１１，１３を異方性エッチングし、ゲート構造体Ａの側壁に第１サイドウォール１１ａと第２サイドウォール１３ａとを形成する。半導体基板１の表面側にソース／ドレイン拡散層１５を形成し、アルカリエッチング溶液を用いたウェットエッチングにより、第２サイドウォール１３ａを選択的に除去する。半導体基板１上に層間絶縁膜を形成し、第１サイドウォール１１ａをストッパとしたエッチングにより層間絶縁膜にソース／ドレイン拡散層１５に達する接続孔を形成する。 （もっと読む）

【課題】セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、ゲート電極１３の側壁の上から半導体基板１１の上に亘って形成されたＬ字サイドウォール１４と、層間絶縁膜２２と、Ｌ字サイドウォール１４に覆われたエクステンション領域１６と、一部がＬ字サイドウォール１４に覆われたソースドレイン領域１５と、ソースドレイン領域１５におけるＬ字サイドウォール１４に覆われていない部分に形成されたシリサイド層１７と、シリサイド層１７と接続されたコンタクト１７とを備えている。Ｌ字サイドウォール１４は、層間絶縁膜２２と比べてエッチングレートが小さい絶縁材料により形成されている。 （もっと読む）

【課題】半導体装置の動作不良を防止し、半導体装置の製造工程を簡略化する。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１と、半導体基板１内に設けられる一対の不純物拡散層２Ａ，２Ｂと、不純物拡散層２Ａ，２Ｂ間の半導体基板上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられるゲート電極４と、一対の不純物拡散層２Ａ，２Ｂ上にそれぞれ設けられる２つのコンタクト５Ａ，５Ｂとを具備し、ゲート電極４とコンタクト５Ａ，５Ｂは、同じ材料から構成され、ゲート電極４上端およびコンタクト５Ａ，５Ｂ上端は、半導体基板１表面からの高さが一致する。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】耐湿性（信頼性）及び高周波特性を両立することができる半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性のＳｉＣ基板１上に化合物半導体領域２が形成されている。化合物半導体領域２上に、ゲート電極６、ソース電極４及びドレイン電極５が形成されている。シリコン窒化膜１０上に、ソース電極４及びドレイン電極５から離れた位置においてゲート電極６を覆う低誘電率膜１１が形成されている。低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２がシリコン窒化膜１０上に形成されている。シリコン窒化膜１２上に低誘電率膜１３が形成されている。低誘電率膜１３の比誘電率は低誘電率膜１１のそれよりも高い。また、低誘電率膜１３の耐湿性は低誘電率膜１１のそれより高い。 （もっと読む）

【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】高誘電率ゲート誘電膜を用いるｐチャネルFETをゲート先作りプロセスにより形成すると閾値が大きくなる。
【解決手段】High-Kゲート誘電膜104の側面と接触するようにHigh-K誘電膜102を形成した後、酸素雰囲気中でアニールする。 （もっと読む）

【課題】基板酸化が少なく，かつＰＭＯＳの駆動力低下を起こさない、保護絶縁膜を備えた半導体装置および半導体装置の製造方法を提供する。
【解決手段】ＣＭＯＳにおいて、Ｎ型のソース・ドレイン領域の表面と第１のゲート電極周辺を覆う第１の保護絶縁膜５とを有するＮＭＩＳＦＥＴと、第２のゲート電極の両側に形成されたＰ型のソース・ドレイン領域８と第２のゲート電極周辺を覆う第２の保護絶縁膜６とを有するＰＭＩＳＦＥＴとを含み、前記第１の保護絶縁膜５が一層以上からなり、一層は窒化シリコン膜または酸窒化シリコン膜であり、前記第２の保護絶縁膜６のうち半導体基板に接している部分が酸化シリコン膜であり、前記第１の保護絶縁膜５下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離よりも前記第２の保護絶縁膜６下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離が長いことを特徴とする。 （もっと読む）

【課題】 キーホール・シームの形成を排除した信頼性が高い高アスペクト比のコンタクト構造体を含む半導体構造を提供する。
【解決手段】 キーホール・シームの形成は、本発明においては、誘電体材料内部に存在する高アスペクト比のコンタクト開口部内に高密度化貴金属含有ライナを設けることによって排除される。高密度化貴金属含有ライナは拡散バリアの上に配置され、これら両方の要素は、本発明のコンタクト構造体の導電性材料を、下層の半導体構造体の導電性材料から分離する。本発明の高密度化貴金属含有ライナは、第１の抵抗率を有する貴金属含有材料の堆積、及び、堆積した貴金属含有材料の抵抗率をより低い抵抗率に減少させる高密度化処理プロセス（熱又はプラズマ）を、堆積した貴金属含有材料に施すことによって形成される。 （もっと読む）

【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。 （もっと読む）

【課題】微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現し、高駆動力を有する微細デバイスを実現できるようにする。
【解決手段】半導体装置は、半導体基板１００の上に、ゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、半導体領域１００におけるゲート電極１０２の両側方に形成され、ボロンイオンがそれぞれ拡散してなるＰ型エクステンション高濃度拡散層１０６と、半導体基板１００における各Ｐ型エクステンション高濃度拡散層１０６の外側で且つ接合深さが各Ｐ型エクステンション高濃度拡散層よりも深いＰ型ソース・ドレイン拡散層１１３とを有している。Ｐ型エクステンション高濃度拡散層１０６は、ゲート電極１０２の両側方のうちの少なくとも一方に炭素を含む。 （もっと読む）

【課題】コンタクト構造物の形成方法及びこれを利用した半導体装置の製造方法を提供する。
【解決手段】コンタクト領域１０３を有する対象体１００上に絶縁層１０６を形成した後、絶縁層１０６をエッチングしてコンタクト領域１０３を露出させる開口を形成する。露出されたコンタクト領域１０３上にシリコン及び酸素を含む物質膜を形成した後、シリコン及び酸素を含む物質膜上に金属膜を形成する。シリコン及び酸素を含有する物質膜と金属膜を反応させて、少なくともコンタクト領域１０３上に金属酸化物シリサイド膜１２１を形成した後、金属酸化物シリサイド膜１２１上の開口を埋める導電膜を形成する。コンタクト領域とコンタクトとの間に金属、シリコン、及び酸素が三成分系を成す金属酸化物シリサイド膜を均一に形成することができるため、改善された熱安定性及び電気的特性を有する。 （もっと読む）

【課題】ゲート電極とソース／ドレイン電極間で電気的短絡を起こし難いＭＩＳトランジスタを得る。
【解決手段】サイドウォール１５を二重構造とする。バッファ層１３は窒化酸化シリコンで形成され、バッファ層１３の上に窒化シリコン層１４が形成される。このサイドウォール１５をマスクとしてシリサイド膜１０を形成する。バッファ層１３は窒化酸化シリコンのみならず、酸化シリコンで形成されてもよい。シリサイド膜はコバルトシリサイドでも、ニッケルシリサイドでもよい。 （もっと読む）

【課題】 引張り歪み及び／又は圧縮歪みを有する半導体デバイス、並びにその製造方法及び設計構造体を提供する。
【解決手段】 引張り歪み及び／又は圧縮歪みが加えられた半導体デバイス、及びその半導体デバイスを製造する方法、及びチャネルの歪みを増大させるための設計構造体を提供する。本方法は、ＮＦＥＴ及びＰＦＥＴのゲート構造体を形成するステップと、ＮＦＥＴ及びＰＦＥＴのゲート構造体上の側壁を、同じ堆積及びエッチング・プロセスを用いて形成するステップとを含む。本方法はまた、ＮＦＥＴ及びＰＦＥＴのソース及びドレイン領域内に応力材料を供給するステップを含む。 （もっと読む）

【課題】ニッケルシリサイドを始め他の膜をエッチングすることなく、速やかに半導体装置に利用される側壁スペーサ等の薄膜を除去可能とする薄膜を提供すること。
【解決手段】半導体装置の製造過程で用いられる薄膜であって、薄膜は、ゲルマニウム、珪素、窒素、及び水素を含む。 （もっと読む）

【課題】Ｎチャネル領域内、およびＰチャネル領域内のチャネルに印加するストレスを制御でき、面積の増加抑制および歩留まりの低下を実現できる半導体装置およびその製造方法を提供する。
【解決手段】Ｎチャネル領域２０１内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断する。Ｐチャネル領域２０２内のコンタクトライナー５１３にＳｉより大きな元素イオンを注入して構成原子の結合を切断後、酸素などをイオン注入する。その後、熱処理を加えてＮチャネル領域２０１内のコンタクトライナー５１３を収縮させてｎチャネルコンタクトライナー５１８を形成し、Ｐチャネル領域２０２内のコンタクトライナー５１３を膨張させてｐチャネルコンタクトライナー５１９を形成する。 （もっと読む）