【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有膜４、Ａｌ含有膜５及びマスク層６を形成してから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａのマスク層６とＡｌ含有膜５を選択的に除去する。それから、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４上とｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１Ｂのマスク層６上に希土類含有膜７を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４を希土類含有膜７と反応させ、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４をＡｌ含有膜５と反応させる。その後、未反応の希土類含有膜７とマスク層６を除去してから、メタルゲート電極を形成する。マスク層６は、窒化チタン又は窒化タンタルからなる窒化金属膜６ａと、その上のチタン又はタンタルからなる金属膜６ｂとの積層構造を有する。 （もっと読む）

【課題】ｐチャネル型の電界効果トランジスタのしきい値電圧を確実に制御して所望の特性が得られる半導体装置と、その製造方法とを提供する。
【解決手段】温度約７００〜９００℃のもとで施す熱処理に伴い、素子形成領域ＲＰでは、アルミニウム（Ａｌ）膜７ａ中のアルミニウム（Ａｌ）がハフニウム酸窒化（ＨｆＯＮ）膜６へ拡散することによって、ハフニウム酸窒化（ＨｆＯＮ）膜６に元素としてアルミニウム（Ａｌ）が添加される。また、チタンアルミニウムナイトライド（ＴｉＡｌＮ）膜からなるハードマスク８ａ中のアルミニウム（Ａｌ）とチタン（Ｔｉ）とがハフニウム酸窒化（ＨｆＯＮ）膜６へ拡散することによって、ハフニウム酸窒化（ＨｆＯＮ）膜６に元素としてアルミニウム（Ａｌ）とチタン（Ｔｉ）とが添加される。 （もっと読む）

【課題】微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１上に、ＳｉＯ₂またはＳｉＯＮを含む第１ゲート絶縁層１０４を形成する第１ゲート絶縁層形成ステップと、第１ゲート絶縁層１０４上に、金属酸化物を含む第２ゲート絶縁層１０５を形成する第２ゲート絶縁層形成ステップと、第２ゲート絶縁層１０５上に、金属を含む第１電極１０６ａを形成する第１電極形成ステップと、形成された積層構造に、複数回のミリセカンドアニール処理を行うことで、第２ゲート絶縁層１０５および第１電極１０６ａの少なくとも一方に含まれる４族、５族または１３族の元素を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させるアニールステップとを含む。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】キャップ材料を使用した半導体装置のウェハ面内における閾値電圧Vtのバラツキを抑制することを目的とする。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。 （もっと読む）

【課題】ダミーシリコンピラーを用いてゲート電極を延長する場合の、シリコンピラーにおける反り変形の発生を抑制する。
【解決手段】半導体装置の製造方法は、第１及び第２のシリコンピラー３，４の側周面３ａ，４ａに形成されたゲート絶縁膜９を覆うゲート電極材料を成膜する工程を備え、ゲート電極材料の成膜量は、ゲート絶縁膜９を介して側周面３ａを覆う第１の部分と、ゲート絶縁膜９を介して側周面４ａを覆う第２の部分とが接触しないよう制御され、第１及び第２の部分を覆うとともに第１の部分と第２の部分の間の領域を埋めるマスク絶縁膜を形成する工程と、マスク絶縁膜をマスクとして用いてゲート電極材料をエッチングすることにより、ゲート絶縁膜９を介してそれぞれ側周面３ａ，４ａを覆うゲート電極１０_１，１０_２と、ゲート電極１０_１，１０_２とを電気的に接続する導体膜１１とを形成する工程とをさら備える。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くする。
【解決手段】基板１０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上にゲート電極膜１２０を形成する。ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０をマスクとしたエッチングによりゲート電極膜１２０を選択的に除去する。そして、マスク膜２３０とゲート電極膜１２０の側面に接するようゲート側壁膜１３０を形成する。マスク膜２３０は少なくとも第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。第２膜２１０は、ゲート側壁膜１３０に対して第３膜２２０よりも高いエッチング選択比を有する。第３膜２２０は、ゲート電極膜１２０に対して第２膜２１０よりも高いエッチング選択比を有する。 （もっと読む）

【課題】電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くする。
【解決手段】この半導体装置は、ゲート絶縁膜１２０及びゲート電極１３０を有する電界効果型トランジスタ１０１を備える。ゲート絶縁膜１２０は、界面層１１０と高誘電率膜１１２とを積層した構成を有している。高誘電率膜１１２は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜１２０は、高誘電率膜１１２と界面層１１０の界面近傍に、窒素を含有する窒素含有層を有している。窒素含有層は高誘電率膜１１２から界面層１１０に渡って形成されている。窒素含有層において、窒素の濃度は高誘電率膜１１２と界面層１１０の界面が最も高い。 （もっと読む）

【課題】ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、電流駆動能力の向上を図る。
【解決手段】基板１０に、素子形成領域２０を分離する素子分離領域５０を設ける。次に素子形成領域２０上にゲート絶縁膜１００を形成する。その後ゲート絶縁膜１００上に金属窒化膜により構成される下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。 （もっと読む）

【課題】バラツキの小さな高特性、高信頼性の半導体装置の製造方法を提供する。
【解決手段】ゲート電極の側壁に窒化膜サイドウォールを形成し、ウエットエッチングにより、ソース・ドレイン形成予定領域上のゲート酸化膜を除去することにより、窒化膜サイドウォール下方にアンダーカットが入るが、ゲート電極下方にはアンダーカットは入らない。これにより、ソース・ドレインのシート抵抗ばらつき増大を抑制し、また、シリコン基板にダメージを導入してしまうこともないため、接合リーク、しきい値ばらつき等の不具合を引き起こすことがない。 （もっと読む）

【課題】チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリを提供する。
【解決手段】ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。 （もっと読む）

【課題】バイポーラトランジスタや縦型ＦＥＴ等の縦型デバイスを、絶縁膜マスクを用いた選択成長による、ボトムアップ構造にするすることで、精密な制御を要求される工程を削減できる製造方法を提供する。
【解決手段】導電性基板２０の第１主表面上に、第１絶縁膜３２、金属膜４２及び第２絶縁膜５２を順次に形成する。次に、第１絶縁膜、金属膜及び第２絶縁膜の、中央領域の部分を除去することにより、導電性基板を露出する成長用開口部７０を形成する。次に、成長用開口部内に、半導体成長部８２，８４を形成する。次に、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域の部分７２を除去することにより、金属膜を露出する引出電極用開口部を形成する。次に、引出電極用開口部内７２に、引出電極９０を形成する。次に、半導体成長部上及び導電性基板の第２主表面上にオーミック電極９２を形成する。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保する。
【解決手段】半導体基板１０の上に、エッチングストッパー膜１７、第１の層間絶縁膜１８及び第２の層間絶縁膜１９を順次形成する。次に、第１，第２の層間絶縁膜１８，１９を貫通し、且つ、エッチングストッパー膜１７を露出する第１のホール２３を形成する。次に、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜１９における第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成する。次に、第１の変質層２５を除去して、第２のホール２７を形成する。次に、エッチングストッパー膜１７における第２のホール２７に露出する部分を除去して、第１のコンタクトホール２９を形成する。次に、第１のコンタクトホール２９に、第１のコンタクトプラグ３２Ａを形成する。 （もっと読む）

【課題】初期故障や偶発故障の発生を低減する。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。 （もっと読む）

【課題】特性を劣化させることなく、微細化することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、主表面を有する半導体基板ＳＢと、主表面に互いに間隔をおいて形成されたソース領域ＳＲおよびドレイン領域ＤＲと、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる主表面上に形成されたゲート電極層ＧＥと、ソース領域ＳＲの表面に接するように形成された第１導電層ＰＬ１と、ドレイン領域ＤＲの表面に接するように形成された第２導電層ＰＬ２とを備え、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１からゲート電極層ＧＥの下側を通って第２導電層ＰＬ２とドレイン領域ＤＲとの接触領域ＣＲ２まで延びるように溝ＲＥが主表面に形成されている。 （もっと読む）

【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）