【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する （もっと読む）

【課題】特性バラツキを低減することができるような半導体装置及びその製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置は、ゲート絶縁膜を介して基板の表面を第１導電型チャネル領域から酸化膜の一部までを覆い、且つ、第１導電型チャネル領域と酸化膜との間に開口部を有するゲート電極と、この開口部下の基板に形成された第２導電型ドリフト領域の第２の部分とを有する。 （もっと読む）

【課題】トランジスタの更なる高性能化を実現し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜上にゲート電極２２を形成する工程と、ゲート電極の両側における半導体基板内にソース／ドレイン拡散層４０，４４を形成する工程と、ソース／ドレイン拡散層を形成する工程の後に、複数回のスパイクアニールを行う工程とを有している。 （もっと読む）

【課題】窒化金属膜から放出される窒素がゲート絶縁膜に到達することを抑制する。
【解決手段】この半導体装置は、半導体基板１００、第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び第１ゲート電極を備えている。第１ゲート絶縁膜１１０は半導体基板１００上に形成されており、酸化シリコン又は酸窒化シリコンよりも比誘電率が高い材料から構成されている。シリコン含有第２ゲート絶縁膜１２２は、第１ゲート絶縁膜１１０上に形成されている。第１ゲート電極はシリコン含有第２ゲート絶縁膜１２２上に形成されており、窒化金属層１２４を有している。第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び窒化金属層１２４は、ｐＭＯＳＦＥＴの一部を構成している。 （もっと読む）

【課題】ＧａＮを有する窒化物の上にマイクロ波プラズマを用いてゲート絶縁膜を形成する半導体装置の製造方法を提供する。
【解決手段】ＧａＮ層１３，ＡｌＧａＮ層１４ａが積層されたＦＥＴ構造と、フィールド酸化膜１５とゲート電極２０との間にかけて、形成されたゲート絶縁膜１９ｂを備える。ゲート絶縁膜１９ｂは、アルミナ２４ａとシリコン酸化膜２４ｂから構成される二層構造とする。 （もっと読む）

【課題】ＤＭＯＳトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置、半導体装置の製造方法を提供することを目的とする。
【解決手段】第１の極性を有するＮ型ウェル２０２上に形成されたゲート１０１、ゲート１０１の間に形成されたソース１０２、Ｎ型ウェル２０２においてソース領域を含む領域に形成されたＰ⁺型ボディ不純物領域１０５、ゲート１０１のそれぞれの外側に設けられたドレイン１０４を含む半導体装置において、ソース１０２は、一方向に沿って交互に配置されるＮ⁺型ソース１０２ｂ及びＰ⁺型不純物領域１０２ａを含み、Ｐ型ボディ不純物領域１０５内であって、かつ、ゲート１０１によってチャネルが形成される領域とＰ⁺型不純物領域１０２ａとの間にＮ⁺型ソース低抵抗領域１１０を設ける。 （もっと読む）

【課題】ドレイン端側においてゲート絶縁膜の膜厚を増大させる構成のＭＯＳトランジスタにおいて、オン抵抗を低減し、耐圧を向上させる。
【解決手段】高電圧トランジスタ１０のゲート電極構造をチャネル領域ＣＨを第１の膜厚で覆う第１のゲート絶縁膜１２Ｇ１と、第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜１２Ｇ２とし、第１のゲート絶縁膜１２Ｇ１上の第１のゲート電極１３Ｇ１と、第２のゲート絶縁膜１２Ｇ２上の第２のゲート電極１３Ｇ２の構成とする。更に、第１のゲート電極１３Ｇ１と前記第２のゲート電極１３Ｇ２とは、前記第１のゲート絶縁膜１２Ｇ１から延在する絶縁膜１２ＨＫで隔てられる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタと、抵抗素子とを同一基板に有する半導体装置において、安定したＨＫ／ＭＧトランジスタの動作特性を得ることのできる技術を提供する。
【解決手段】ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるＨＫ／ＭＧトランジスタのゲート電極を形成し、同様に、ＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなる抵抗素子を形成した後、抵抗素子の側壁に形成したオフセットサイドウォール９ａおよびサイドウォール９の一部を除去し、そのオフセットサイドウォール９ａおよびサイドウォール９が除去された箇所から薬液を浸入させることによりＴｉＮ膜を除去して空洞１８を形成し、多結晶Ｓｉ膜のみからなる抵抗部ＲＥＳを形成する。 （もっと読む）

【課題】工程数やコストを増加させることなく、信頼性の高い高耐圧ｐチャネル型トランジスタが形成された半導体装置を提供する。
【解決手段】主表面を有し、かつ内部にｐ型領域を有する半導体基板ＳＵＢと、ｐ型領域ＰＳＲ上であって主表面に配置された、ドレイン電極ＤＲを取り出すための第１のｐ型不純物領域ＰＲを有するｐ型ウェル領域ＰＬＤと、主表面に沿う方向に関してｐ型ウェル領域ＰＬＤと接するように配置された、ソース電極ＳＯを取り出すための第２のｐ型不純物領域ＰＲを有するｎ型ウェル領域ＮＷＲと、主表面に沿う方向に関して、第１のｐ型不純物領域ＰＲと第２のｐ型不純物領域ＰＲとの間に配置されたゲート電極ＧＥと、ｎ型ウェル領域ＮＷＲの上に配置された、主表面に沿って延びるｐ型埋め込みチャネルＰＰＲとを含んでいる。上記ｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＬＤとの境界部は、ゲート電極ＧＥの、第１のｐ型不純物領域ＰＲに近い側の端部よりも、第１のｐ型不純物領域ＰＲに近い位置に配置される。 （もっと読む）

【課題】ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小する。
【解決手段】ＬＤＭＯＳＦＥＴのソース領域と基板１の裏面に形成されたソース裏面電極３６とを電気的に接続するｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成する。そして、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくする。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】より良い製造工程で良好な特性の半導体装置を製造する技術を提供する。
【解決手段】導電性膜上に第１領域１Ａｓを覆い、第１領域と隣接する第２領域１Ａｄを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第１領域と第２領域との境界を含む領域にゲート電極ＧＥ１を形成する。その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜７を形成し、ゲート電極の第２領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第１領域側の端部の下方に位置する半導体基板中にソース領域を形成する。かかる工程によれば、ドレイン領域側のバーズビーク部７ｄを大きくし、ソース領域側のバーズビーク部を小さくできる。よって、ＧＩＤＬが緩和され、オフリーク電流を減少させ、また、オン電流を増加させることができる。 （もっと読む）

【課題】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法を提供する。
【解決手段】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法において、半導体基板の所定部位が酸化された第１絶縁膜パターン、及び第１絶縁膜パターンを少なくとも部分的に取り囲む第２絶縁膜パターンを形成する。基板上に導電性物質を蒸着して、第１端部は第１絶縁膜パターン上に位置し、第２端部は第２絶縁膜パターン上に位置するゲート電極を形成した後、基板表面の所定部位に不純物を注入してソース／ドレイン領域を形成する。ゲート電極のエッジ部分に集中される電界を緩和して高い降伏電圧を有するトランジスタを製造することができ、熱酸化膜パターンとＣＶＤ酸化膜パターンをゲート酸化膜として使用することで、ＭＯＳトランジスタにおいて電流特性及びＯＮ抵抗特性を改善することができる。 （もっと読む）

【課題】 収率が低下することなくＣＭＯＳ集積回路の特性を最適可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板１の上の第１領域Ａ内及び第２領域Ｂ内に各々形成された第１グルーブ１５ａ及び第２グルーブ１５ｂを有する層間絶縁膜１５を形成する。次に、半導体基板１上に積層金属膜２２を形成し、積層金属膜２２上に非感光性を有する平坦化膜２３を第１グルーブ１５ａ及び第２グルーブ１５ｂを充填するように形成する。第１領域Ａ内の平坦化膜２３を乾式エッチングによって選択的に除去し、第１領域Ａ内の積層金属膜２２を露出させ、第２領域Ｂ内の積層金属膜２２を覆う平坦化膜パターン２３ｐを形成する。これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 （もっと読む）

【課題】閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に、ｎ型不純物領域２８が形成されている。 （もっと読む）