半導体装置、半導体装置の製造方法
【課題】DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置、半導体装置の製造方法を提供することを目的とする。
【解決手段】第1の極性を有するN型ウェル202上に形成されたゲート101、ゲート101の間に形成されたソース102、N型ウェル202においてソース領域を含む領域に形成されたP+型ボディ不純物領域105、ゲート101のそれぞれの外側に設けられたドレイン104を含む半導体装置において、ソース102は、一方向に沿って交互に配置されるN+型ソース102b及びP+型不純物領域102aを含み、P型ボディ不純物領域105内であって、かつ、ゲート101によってチャネルが形成される領域とP+型不純物領域102aとの間にN+型ソース低抵抗領域110を設ける。
【解決手段】第1の極性を有するN型ウェル202上に形成されたゲート101、ゲート101の間に形成されたソース102、N型ウェル202においてソース領域を含む領域に形成されたP+型ボディ不純物領域105、ゲート101のそれぞれの外側に設けられたドレイン104を含む半導体装置において、ソース102は、一方向に沿って交互に配置されるN+型ソース102b及びP+型不純物領域102aを含み、P型ボディ不純物領域105内であって、かつ、ゲート101によってチャネルが形成される領域とP+型不純物領域102aとの間にN+型ソース低抵抗領域110を設ける。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法に係り、特に高耐圧のDMOSトランジスタに係る半導体装置、半導体装置の製造方法に関する。
【背景技術】
【0002】
現在、高耐圧のMOSトランジスタとして、DMOS(Double-Diffused MOS)トランジスタがある。高耐圧のDMOSトランジスタは、半導体集積回路において電力を供給する電源等に用いられている。DMOSトランジスタの従来技術としては、特許文献1が挙げられる。図13は、特許文献1に記載されているDMOSトランジスタを説明するための図であって、図13(a)はDMOSトランジスタの上面図、図13(b)は図13(a)中に示した線分A−A’に沿う断面図である。
【0003】
図13(a)、(b)に示したように、特許文献1に記載されたDMOSトランジスタは、N型ウェル(NW)内に形成されたP型ボディ2、ドレインとして機能するN+層(以下、ドレインと記す)4を備えている。P型ボディ2内には、ソースとして機能するN+層(以下、ソースと記す)8と、P型ボディ2の取り出し領域となるP+層(以下、取り出し領域と記す)7とが形成されている。
【0004】
そして、P型ボディ2とソース8の一部の上にゲート3が設けられていて、ゲート3に電圧が印加されることによってゲート3下のP型ボディ2にチャネルが形成される。チャネルの形成により、DMOSトランジスタがオンしてソース8、ドレイン4間に電流が流れるようになる。なお、ドレイン4上には図示しない絶縁層を介してコンタクトホール6cが、ソース8上にはコンタクトホール6aが設けられている。取り出し領域7上にはコンタクトホール6bが設けられている。
【0005】
ところで、半導体装置には、一般的にさらなる占有面積の縮小が要求されていて、図13に示したDMOSトランジスタにも、いっそうの小型化が要求されている。小型化の要求に応えるため、図13(a)中に示したセルピッチP1を短くするための発明が、特許文献2に記載されている。
図14は、特許文献2に記載されたDMOSトランジスタを説明するための図であって、図14(a)は上面図、図14(b)は図14(a)中に示した線分B−B’に沿う断面図、図14(c)は図14(a)中に示した線分C−C’に沿う断面図である。なお、図14中の図13に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【0006】
図14に示したDMOSトランジスタは、図13に示したソース8と取り出し領域7とを図中縦方向に配置するものである。図14中、符号70で示した部材は取り出し領域(取り出し領域70)、符号80を付して示した部材はソース(ソース80)を示している。なお、取り出し領域70、ソース80を含む全体を、不純物層90と記す。このような図14に示したDMOSトランジスタによれば、図13に示したセルピッチP1をより短いセルピッチP2にすることができる。具体的には、引用文献1のDMOSトランジスタのセルピッチP1が3.8μmなのに対し、特許文献2のDMOSトランジスタのセルピッチP2は3.0μmであり、引用文献2の発明はセルピッチ21%の短縮を実現している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平11−354793号公報
【特許文献2】特開2007−250780号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献2のDMOSトランジスタは、DMOSトランジスタのオン抵抗が高くなるという欠点がある。以下、この理由について説明する。
図15は、特許文献2のDMOSトランジスタのオン抵抗が高くなることを説明する模式的な図である。図14に示したゲート3に電圧が印加され、ゲート3下にチャネルが形成されると、図15に示したように、ソース80からドレイン4に向かって電子が流れ、ドレイン4からソース80へ電流Idが流れる。しかし、図14に示したDMOSトランジスタでは、取り出し領域70にチャネルが形成されないため、取り出し領域70、ドレイン4間では電流Idは発生しない。このような現象は、図13に示した従来技術に比べて実質的にソース領域が減少したように作用する。
【0009】
図16は、電流IdとDMOSトランジスタのオン抵抗との関係を説明するための模式的な図である。図16に示した直線qは、図13に示したDMOSトランジスタのゲート3に5Vの電圧を印加した場合、DMOSトランジスタのソース8とドレイン4との間のId−Vd特性を示す。また、直線rは、図14に示したDMOSトランジスタのゲート3に5Vの電圧を印加した場合、DMOSトランジスタの図14に示した不純物層90とドレイン4との間のId−Vd特性を示す。
つまり、図14に示したDMOSトランジスタは、図15に示したように、取り出し領域70とドレイン4との間に電流Idが流れないことから、図13に示したDMOSトランジスタとソース・ドレイン間の電圧Vdが等しい場合、オン抵抗が大きくなって電流Idの量が少なくなる。
【0010】
一般に、MOSトランジスタが電流を流す能力は、トランジスタのオン抵抗値Ronとトランジスタ面積Aとの積(以下、Ron×Aと記す)によって表され、トランジスタのセルピッチが小さくなってトランジスタ面積Aが小さくなってもRonが高まってRon×Aが小さくならない場合には、トランジスタを小型化したメリットが得られないことになる。
本発明は、以上の点に鑑みてなされたものであって、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、小型でありながら電流を流す能力が高い半導体装置、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
以上の課題を解決するため、本願発明の半導体装置は、第1の導電型の半導体層(例えば図2に示したNウェル202)内に形成された第2の導電型のボディ不純物領域(例えば図1、図2に示したP型ボディ不純物領域105)と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲート(例えば図1、図2に示したゲート101)と、前記ボディ不純物領域内に形成された第1の導電型のソース領域(例えば図1に示したソース102)と、前記ゲートの側方に設けられた第1の導電型を有するドレイン領域(例えば図1、図2に示したドレイン104)と、を含む半導体装置であって、前記ソース領域は、第2の導電型の不純物領域(例えば図1、図2に示したP+型不純物領域102a)を含み、該第2の導電型の不純物領域は、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする。
【0012】
また、本発明の半導体装置の製造方法は、第1の導電型を有する半導体層(例えば図4−1に示したN型ウェル202)表面に、ゲート誘電膜(例えば図4−2に示したゲート酸化膜101c)を介してゲートを形成するゲート形成工程(例えば、図4−2(e)に示した工程)と、前記ゲートをマスクにして不純物を注入し、前記ゲートをマスクにして不純物を注入し、第2の導電型のボディ不純物領域を形成するボディ形成工程(例えば、図4−2(f)に示した工程)と、前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第1の導電型を有する低抵抗不純物領域を形成する低抵抗不純物領域形成工程(例えば、図4−2(f)に示した工程)と、前記低抵抗不純物領域内の所定の領域に不純物を注入して第1の導電型のソース領域及び第1の導電型のドレインを形成するソース領域形成工程(例えば、図5、図6に示した工程)と、前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第2の導電型の不純物領域を形成する不純物領域形成工程と(例えば、図7に示した工程)と、を含むことを特徴とする。
【0013】
また、本発明の半導体装置の製造方法は、上記した発明において、前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程(例えば、図4−2(g)に示した工程)をさらに含み、前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることが望ましい。
【発明の効果】
【0014】
本発明の半導体装置によれば、ソース領域と不純物領域とが一方向に沿って交互に配置される構成となるため、DMOSトランジスタのセルピッチを短縮することができる。また、ソース領域は第2の導電型の不純物領域を含み、この第2の導電型の不純物領域は、第1の導電型のソース領域によって周囲が囲まれ、ボディ不純物領域と電気的に接続しているため、ドレインと低抵抗不純物領域との間に電流が流れ、チャネル領域の一部に電流が流れずにトランジスタのオン抵抗が高まることを防ぐことができる。このため、本発明の半導体装置は、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置を提供することができる。
本発明の半導体装置の製造方法によれば、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置の製造方法を提供することができる。また、本発明の半導体装置の製造方法によれば、スペーサをマスクにして自己整合的にソース領域、不純物領域を形成することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の一実施形態の半導体装置を説明するための図である。
【図2】図1に示した断面をより詳細に示した模式図である。
【図3】本発明の一実施形態の半導体装置の構造による効果を説明するための図である。
【図4−1】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図4−2】本発明の一実施形態の半導体装置の製造方法を説明するための図であって、図4−1に示した工程の後に行われる工程を説明するための図である。
【図5】図4−2(g)に続いて実行される工程を、P+型不純物領域とN+型のソースとに分けて説明するための図である。
【図6】図5に続いて実行される半導体装置の製造工程を、N+型ソースについて説明するための図である。
【図7】図5に続いて実行される半導体装置の製造工程を、P+型不純物領域について説明するための図である。
【図8】図7に示した半導体装置の製造工程中のN+型ソースの状態について説明するための図である。
【図9】図7に続いて実行される半導体装置の製造工程を、P+型不純物領域について説明するための図である。
【図10】図8に続いて実行される半導体装置の製造工程を、N+型ソースについて説明するための図である。
【図11】本発明の一実施形態の半導体装置の製造方法における、配線を形成する工程をP+型不純物領域について説明するための図である。
【図12】本発明の一実施形態の半導体装置の製造方法における、配線を形成する工程をN+型ソースについて説明するための図である。
【図13】本発明の従来技術にあたる発明を説明するための図である。
【図14】本発明の従来技術にあたる他の発明を説明するための図である。
【図15】従来技術の問題点を説明するための図である。
【図16】従来技術の問題点を説明するための他の図である。
【発明を実施するための形態】
【0016】
以下、本発明の一実施形態の半導体装置及び、この半導体装置の製造方法について説明する。
(半導体装置)
図1(a)〜(c)は、本実施形態の半導体装置を説明するための図であって、図1(a)は本実施形態の半導体装置の上面図、図1(b)は図1(a)中に示した線分D−D’に沿う断面図、図1(c)は図1(a)中に示した線分E−E’に沿う断面図である。本実施形態の半導体装置は、P型基板のN−Well(図1中にNWと記す)に形成されたDMOSトランジスタとして構成されている。
【0017】
図1(a)〜(c)に示すように、本実施形態の半導体装置は、N−Well内に形成されたP型のボディ不純物領域105と、このボディ不純物領域105及びN−Wellの上に形成されるゲート電極101と、ボディ不純物領域105であって、かつ2つのゲート101の間に形成されたソース102と、ゲート101のそれぞれの側方に設けられたN型のドレイン104と、を含んでいる。このようなレイアウトによれば、2つのゲート101の内側(間)にソース102が位置し、2つのゲート101の外側にそれぞれドレイン104が位置することになる。また、ソース102は一方向(図1の縦方向)に他方向よりも長く、ソース102の長手方向をソースの「長さ」と記す。また、ソース102の長さ方向に直交する方向をソース102の「幅」と記す。ボディ不純物領域105は、ソース102の幅方向からソース102の両側を挟み込むように形成される。
【0018】
ソース102は、P+型不純物領域102aとN+型ソース102bとを含んでいて、P+型不純物領域102aは、N+型ソース102bによって周囲が囲まれ、P型ボディ不純物領域105と電気的に接続している。また、本実施形態では、P+型不純物領域102aとN+型ソース102bとが図1(a)における縦方向に交互に配置されている。また、本実施形態では、P+型不純物領域102aとゲート101との間、及びN+型ソース102bとゲート101との間にN+型ソース低抵抗領域110が設けられている。このような本実施形態のレイアウトによれば、DMOSトランジスタのセルピッチP3は引用文献2のDMOSトランジスタのセルピッチP2と同程度に縮小することができる。
【0019】
なお、ソース102は、図1に示したレイアウトに限定されるものではない。すなわち、ソース102は、図1に示したようにN+型ソース102bをP+型不純物領域102aによって挟むものに限定されるものではなく、P+型不純物領域102aをN+型ソース102bによって挟むように形成されるものであってもよい。また、コンタクトホール106aの個数やピッチは図1に限定されるものでなく、適宜任意の数やピッチとすることができる。
【0020】
また、図1(a)は、本実施形態の半導体装置の全体を示すものに限らず、半導体装置の一部を示す場合もある。図1(a)が半導体装置の一部を示す場合、ソース102及びドレイン104をソース102の長さ方向についてさらに長く形成し、ソース102の幅については変更しないことが望ましい。また、このとき、ソース102は、さらに多くのN+型ソース102b、P+型不純物領域102aを交互に配置して構成されるものであってもよい。
【0021】
図2は、図1(b)に示した断面をより詳細に示した模式図であって、図2(a)はN+型ソース102bについて、図2(b)はP+型不純物領域102aについて示している。図2(a)、(b)に示したように、ゲート101は、ゲート電極101a、酸化物スペーサ101b、ゲート酸化膜101cによって構成されている。酸化物スペーサ101b下にはN+型ソース低抵抗領域110が形成されている。P+型不純物領域102a、N+型ソース102bには、配線201がコンタクトされている。
【0022】
図3は、以上説明した構造による効果を説明するための図である。すなわち、本実施形態によれば、図2(b)に示したように、ゲート101に電圧が印加され、P型ボディ不純物領域105が反転してチャネルが形成されたとき、N+型ソース102bからN+型ソース低抵抗領域110を介してチャネルに電子が供給される(図3の矢線fは電子の流れを示す)。このため、チャネルの略全領域に電流Idが流れるので、ドレイン電圧の変化に対するドレイン電流の変化が大きくなり、DMOSトランジスタのオン抵抗を低下させることができる。
【0023】
(半導体装置の製造方法)
次に、本実施形態の半導体装置の製造方法について説明する。
図4−1、図4−2は、本実施形態の半導体装置の製造方法を説明するための断面図である。図4−1、4−2を用い、本実施形態の半導体装置の製造方法を説明する。
本実施形態では、先ず、図4−1(a)のように、抵抗率5〜10Ω・cm程度のP型基板203の表面に、膜厚30〜100nmの酸化膜(SiO2膜)301を900〜1000℃程度のスチーム酸化によって形成する。SiO2膜301上には、フォトレジスト層(図示せず)が形成される。このフォトレジスト層は、N型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。
【0024】
次に、上記した図示しないフォトレジスト層をマスクとしてイオン注入が行われる。イオン注入により、リン(P)が1×1012〜1×1013/cm2程度P型基板203に導入される。フォトレジスト層の除去後、フォトレジスト層303が形成される。フォトレジスト層303は、P型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。フォトレジスト層303をマスクとしてイオン注入が行われることにより、ホウ素(B)がP型基板203に1×1012〜1×1013/cm2程度導入される。これにより、図4−1(a)に示すように、N型ウェル不純物注入領域202’とP型ウェル不純物注入領域302’が形成される。
【0025】
フォトレジスト層303の除去後、1100〜1300℃程度の熱処理が行われる。熱処理によってN型ウェル不純物注入領域202’、P型ウェル不純物注入領域302’内の不純物が拡散し、図4−1(b)に示したN型ウェル202及びP型ウェル302が形成される。
次に、フッ酸(HF)系薬液により、P型基板203上のSiO2膜301が除去される。続いて、800〜900℃程度のスチーム酸化により、10〜30nmのSiO2膜304が形成される。さらに、減圧CVD法によってP型基板203の全面に膜厚110〜120nm程度のSi3N4膜305が形成される。SiO2膜304、Si3N4膜305上には、公知のフォトリソグラフィ技術によって素子分離層(LOCOS)形成領域に開口部を有するようパターニングされたフォトレジスト層306が形成される。
【0026】
フォトレジスト層306をマスクにしてエッチングすることにより、アクティブ領域上にのみSiO2膜304とSi3N4膜305とが残る。エッチング後の状態を、図4−1(c)に示す。なお、このエッチングは、公知のエッチング方法、例えば、リアクティブイオンエッチング(RIE)によって行うことができる。フォトレジスト層306の除去後、本実施形態では、950〜1000℃程度のスチーム酸化を行い、400〜600nm程度の酸化膜のLOCOS307が形成される。続いて、ホットリン酸によりSi3N4膜305を除去し、フッ酸(HF)系薬液を用いてSiO2膜304が除去される。以上の工程により、図4−1(d)に示す構造が形成される。
【0027】
次に、本実施形態では、図4−1(d)に示した構造に800〜900℃の熱酸化を行ってN型ウェル202表面にゲート酸化膜101cを形成する。次にCVD法によって膜厚350〜400nm程度の導電性ポリシリコン層(図示せず)をP型基板203の全面に形成する。その後、公知のフォトリソグラフィ技術によってゲート領域にフォトレジスト層310が形成される。フォトレジスト層310をマスクにして公知のエッチング方法によりゲート領域以外の導電性ポリシリコン層を除去すると、ゲート電極101aが形成される。図4−2(e)は、ゲート電極101a形成後の本実施形態の半導体装置の状態を示す図である。
【0028】
次に、本実施形態では、フォトレジスト層310の除去後、公知のフォトリソグラフィ技術によってP型ボディ不純物注入領域に開口部を有するフォトレジスト層311が形成される。P型ボディ不純物注入領域には、ホウ素(B)が1×1013〜1×1014/cm2程度、P型基板203に垂直な面に対して45°あるいは30°度の角度をつけてイオン注入される。イオン注入によって図4−2(f)に示すP型ボディ不純物領域105が形成される。
【0029】
さらに、本実施形態では、フォトレジスト層311をマスクとして、砒素(As)が1×1013〜1×1014/cm2程度イオン注入され、N+型ソース低抵抗不純物注入領域321が形成される。このイオン注入において、P型ボディ不純物領域105及びN+型ソース低抵抗不純物注入領域321は、ゲート電極101aをマスクとして自己整合的に形成される。このような本実施形態によれば、イオン注入用のマスクパターニングで行うフォトリソグラフィ工程において生じるようなマスク合わせずれの影響を受けることなく、高精度な加工を行うことが可能である。
【0030】
フォトレジスト層311の除去後、ゲート電極101aの上側及びその周辺に順応性の酸化物がデポジションされる。この酸化物としては、例えば、テトラエチル−オルトケイ酸塩(TEOS)またはTEOS/O3酸化物が用いられる。次いで、デポジションされた酸化物はRIEによって異方性エッチングされ、ゲート電極101aの側面に酸化物スペーサ101bが形成される。以上の工程により、図4−2(g)に示す構造が形成される。
【0031】
図5〜図12は、図4−2(g)に続いて実行される工程を、図1に示したP+型不純物領域102aとN+型ソース102bとに分けて説明するための図である。図5〜図12の全てについて、(a)は完成した本実施形態の半導体装置の上面図、(b)は(a)中に示した線分D−D’または線分E−E’に沿う製造過程の半導体装置の断面図である。線分D−D’、線分E−E’は、製造工程の断面図の位置を、完成した半導体装置上で示すものであり、図1に示した線分D−D’、線分E−E’に一致する。
【0032】
本実施形態では、図5(b)に示すように、公知のフォトリソグラフィ技術によって、図5(a)に示したN+型ソース102b、ドレイン104の形成領域に開口部を有するフォトレジスト層401が形成される。なお、図5(b)は、P+型不純物領域102a上の線分E−E’に沿う断面図であるから、N+型ソース102b上の開口部は図示されていない。
【0033】
N+型ソース102bが形成される領域及びドレイン104が形成される領域に、1×1015〜1×1016/cm2程度のヒ素(As)がイオン注入される。図5(b)では、イオン注入によってドレイン104の形成領域に、N+型ドレイン不純物注入領域322が形成された状態が示されている。
図6は、図5と同様の工程の、線分D−D’に沿う断面図である。図6(b)に示すように、線分D−D’に沿う断面では、イオン注入によってN+型ドレイン不純物注入領域322と共に、N+型ソース不純物注入領域323が形成される。
【0034】
また、本実施形態では、図7(b)に示すように、公知のフォトリソグラフィ技術によってP+型不純物領域102aに開口部を有するフォトレジスト層601が形成される。そして、フォトレジスト層601をマスクにして1×1015〜1×1016/cm2程度のホウ素(B)がイオン注入される。イオン注入により、P+型不純物注入領域324が形成される。
【0035】
P+型不純物注入領域324を形成するためのホウ素イオン(P型不純物)の注入は、N+型ソース低抵抗不純物注入領域321に対して行われる。P型不純物のドーズ量は、N+型ソース低抵抗不純物注入領域321のN型不純物の10〜100倍であるため、N+型ソース低抵抗不純物注入領域321内部にP+領域のP+型不純物注入領域324を形成することができる。
【0036】
また、図7(b)に示した酸化物スペーサ101bがP型不純物に対するマスクとなるため、酸化物スペーサ101bの下の領域はP型不純物の影響を受けずにN+領域となる。これによって、本実施形態は、P+型不純物注入領域324と、チャネルが形成されるゲート101下のP型ボディ不純物領域105との間にN+型ソース低抵抗不純物注入領域321を形成することができる。
【0037】
図8(b)は、図7と同様の工程における半導体装置の線分D−D’に沿う断面図である。図8(b)に示したように、フォトレジスト層601はP+型不純物領域102a上に開口部を持たない。このため、本実施形態では、N+型ソース不純物注入領域21にホウ素イオンが注入されることがない。
次に、図7(b)、図8(b)に示したフォトレジスト601が除去され、この後に800〜900℃程度の熱処理が図7、図8に示した構造に対して行われる。熱処理により、N+型ソース低抵抗不純物注入領域321、N+型ドレイン不純物注入領域322及びN+型ソース不純物注入領域323中のヒ素と、P+型不純物注入領域324中のホウ素が拡散する。
【0038】
不純物の拡散により、N+型ソース低抵抗不純物注入領域321はN+型ソース低抵抗領域110、N+型ドレイン不純物注入領域322はドレイン104、N+型ソース不純物注入領域323はN+型ソース102bになる。また、P+型不純物注入領域324はP+型不純物領域102aとなる。以上の工程により、図9、図10に示す構造が製造される。
図11、12は、以上説明した工程によって製造された半導体装置に配線を形成する工程を説明するための図である。図11(b)、図12(b)に示すように、本実施形態では、P+型不純物領域102a、N+型ソース102bの形成後、600〜700nm程度の層間絶縁膜(SiO2膜)100を全面に堆積させる。なお、層間絶縁膜100の堆積は、例えばCVD法によって実現できる。
【0039】
次に、本実施形態では、層間絶縁膜100上に、P+型不純物領域102a、N+型ソース102b、ドレイン104上に開口部を有するフォトレジスト層(図示せず)が公知のフォトリソグラフィ技術によって形成される。層間絶縁膜100は、フォトレジスト層をマスクにして公知のエッチング方法、例えばRIEによりエッチングされる。フォトレジスト層の除去後、層間絶縁膜100に形成された電極形成用の開口部には、Ti/TiNまたはAL等、バリアメタル層を含む配線金属層が蒸着される。
さらに、公知のフォトリソグラフィ技術及びRIEによって配線金属層がパターニングされて配線201が形成される。以上の工程により、図11、図12に示した本実施形態の半導体装置を得ることができる。
【産業上の利用可能性】
【0040】
本発明は、DMOSトランジスタ及びDMOSトランジスタの製造方法に適用することができ、特に、セルピッチが短いことが望ましいDMOSトランジスタ及びDMOSトランジスタの製造方法に好適である。
【符号の説明】
【0041】
100 層間絶縁膜
101 ゲート
101a ゲート電極
101b 酸化物スペーサ
101c ゲート酸化膜
102 ソース
102a P+型不純物領域
102b N+型ソース
104 ドレイン
105 P型ボディ不純物領域
110 N+型ソース低抵抗領域
201 配線
202’ P型ウェル不純物注入領域
202 N型ウェル
203 P型基板
301,304 SiO2膜
302’ P型ウェル不純物注入領域
302 P型ウェル
303,306,310,311,401,601 フォトレジスト層
305 Si3N4膜
321 N+型ソース低抵抗不純物注入領域
322 N+型ドレイン不純物注入領域
323 N+型ソース不純物注入領域
324 P+型不純物注入領域
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法に係り、特に高耐圧のDMOSトランジスタに係る半導体装置、半導体装置の製造方法に関する。
【背景技術】
【0002】
現在、高耐圧のMOSトランジスタとして、DMOS(Double-Diffused MOS)トランジスタがある。高耐圧のDMOSトランジスタは、半導体集積回路において電力を供給する電源等に用いられている。DMOSトランジスタの従来技術としては、特許文献1が挙げられる。図13は、特許文献1に記載されているDMOSトランジスタを説明するための図であって、図13(a)はDMOSトランジスタの上面図、図13(b)は図13(a)中に示した線分A−A’に沿う断面図である。
【0003】
図13(a)、(b)に示したように、特許文献1に記載されたDMOSトランジスタは、N型ウェル(NW)内に形成されたP型ボディ2、ドレインとして機能するN+層(以下、ドレインと記す)4を備えている。P型ボディ2内には、ソースとして機能するN+層(以下、ソースと記す)8と、P型ボディ2の取り出し領域となるP+層(以下、取り出し領域と記す)7とが形成されている。
【0004】
そして、P型ボディ2とソース8の一部の上にゲート3が設けられていて、ゲート3に電圧が印加されることによってゲート3下のP型ボディ2にチャネルが形成される。チャネルの形成により、DMOSトランジスタがオンしてソース8、ドレイン4間に電流が流れるようになる。なお、ドレイン4上には図示しない絶縁層を介してコンタクトホール6cが、ソース8上にはコンタクトホール6aが設けられている。取り出し領域7上にはコンタクトホール6bが設けられている。
【0005】
ところで、半導体装置には、一般的にさらなる占有面積の縮小が要求されていて、図13に示したDMOSトランジスタにも、いっそうの小型化が要求されている。小型化の要求に応えるため、図13(a)中に示したセルピッチP1を短くするための発明が、特許文献2に記載されている。
図14は、特許文献2に記載されたDMOSトランジスタを説明するための図であって、図14(a)は上面図、図14(b)は図14(a)中に示した線分B−B’に沿う断面図、図14(c)は図14(a)中に示した線分C−C’に沿う断面図である。なお、図14中の図13に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【0006】
図14に示したDMOSトランジスタは、図13に示したソース8と取り出し領域7とを図中縦方向に配置するものである。図14中、符号70で示した部材は取り出し領域(取り出し領域70)、符号80を付して示した部材はソース(ソース80)を示している。なお、取り出し領域70、ソース80を含む全体を、不純物層90と記す。このような図14に示したDMOSトランジスタによれば、図13に示したセルピッチP1をより短いセルピッチP2にすることができる。具体的には、引用文献1のDMOSトランジスタのセルピッチP1が3.8μmなのに対し、特許文献2のDMOSトランジスタのセルピッチP2は3.0μmであり、引用文献2の発明はセルピッチ21%の短縮を実現している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平11−354793号公報
【特許文献2】特開2007−250780号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献2のDMOSトランジスタは、DMOSトランジスタのオン抵抗が高くなるという欠点がある。以下、この理由について説明する。
図15は、特許文献2のDMOSトランジスタのオン抵抗が高くなることを説明する模式的な図である。図14に示したゲート3に電圧が印加され、ゲート3下にチャネルが形成されると、図15に示したように、ソース80からドレイン4に向かって電子が流れ、ドレイン4からソース80へ電流Idが流れる。しかし、図14に示したDMOSトランジスタでは、取り出し領域70にチャネルが形成されないため、取り出し領域70、ドレイン4間では電流Idは発生しない。このような現象は、図13に示した従来技術に比べて実質的にソース領域が減少したように作用する。
【0009】
図16は、電流IdとDMOSトランジスタのオン抵抗との関係を説明するための模式的な図である。図16に示した直線qは、図13に示したDMOSトランジスタのゲート3に5Vの電圧を印加した場合、DMOSトランジスタのソース8とドレイン4との間のId−Vd特性を示す。また、直線rは、図14に示したDMOSトランジスタのゲート3に5Vの電圧を印加した場合、DMOSトランジスタの図14に示した不純物層90とドレイン4との間のId−Vd特性を示す。
つまり、図14に示したDMOSトランジスタは、図15に示したように、取り出し領域70とドレイン4との間に電流Idが流れないことから、図13に示したDMOSトランジスタとソース・ドレイン間の電圧Vdが等しい場合、オン抵抗が大きくなって電流Idの量が少なくなる。
【0010】
一般に、MOSトランジスタが電流を流す能力は、トランジスタのオン抵抗値Ronとトランジスタ面積Aとの積(以下、Ron×Aと記す)によって表され、トランジスタのセルピッチが小さくなってトランジスタ面積Aが小さくなってもRonが高まってRon×Aが小さくならない場合には、トランジスタを小型化したメリットが得られないことになる。
本発明は、以上の点に鑑みてなされたものであって、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、小型でありながら電流を流す能力が高い半導体装置、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
以上の課題を解決するため、本願発明の半導体装置は、第1の導電型の半導体層(例えば図2に示したNウェル202)内に形成された第2の導電型のボディ不純物領域(例えば図1、図2に示したP型ボディ不純物領域105)と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲート(例えば図1、図2に示したゲート101)と、前記ボディ不純物領域内に形成された第1の導電型のソース領域(例えば図1に示したソース102)と、前記ゲートの側方に設けられた第1の導電型を有するドレイン領域(例えば図1、図2に示したドレイン104)と、を含む半導体装置であって、前記ソース領域は、第2の導電型の不純物領域(例えば図1、図2に示したP+型不純物領域102a)を含み、該第2の導電型の不純物領域は、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする。
【0012】
また、本発明の半導体装置の製造方法は、第1の導電型を有する半導体層(例えば図4−1に示したN型ウェル202)表面に、ゲート誘電膜(例えば図4−2に示したゲート酸化膜101c)を介してゲートを形成するゲート形成工程(例えば、図4−2(e)に示した工程)と、前記ゲートをマスクにして不純物を注入し、前記ゲートをマスクにして不純物を注入し、第2の導電型のボディ不純物領域を形成するボディ形成工程(例えば、図4−2(f)に示した工程)と、前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第1の導電型を有する低抵抗不純物領域を形成する低抵抗不純物領域形成工程(例えば、図4−2(f)に示した工程)と、前記低抵抗不純物領域内の所定の領域に不純物を注入して第1の導電型のソース領域及び第1の導電型のドレインを形成するソース領域形成工程(例えば、図5、図6に示した工程)と、前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第2の導電型の不純物領域を形成する不純物領域形成工程と(例えば、図7に示した工程)と、を含むことを特徴とする。
【0013】
また、本発明の半導体装置の製造方法は、上記した発明において、前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程(例えば、図4−2(g)に示した工程)をさらに含み、前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることが望ましい。
【発明の効果】
【0014】
本発明の半導体装置によれば、ソース領域と不純物領域とが一方向に沿って交互に配置される構成となるため、DMOSトランジスタのセルピッチを短縮することができる。また、ソース領域は第2の導電型の不純物領域を含み、この第2の導電型の不純物領域は、第1の導電型のソース領域によって周囲が囲まれ、ボディ不純物領域と電気的に接続しているため、ドレインと低抵抗不純物領域との間に電流が流れ、チャネル領域の一部に電流が流れずにトランジスタのオン抵抗が高まることを防ぐことができる。このため、本発明の半導体装置は、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置を提供することができる。
本発明の半導体装置の製造方法によれば、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置の製造方法を提供することができる。また、本発明の半導体装置の製造方法によれば、スペーサをマスクにして自己整合的にソース領域、不純物領域を形成することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の一実施形態の半導体装置を説明するための図である。
【図2】図1に示した断面をより詳細に示した模式図である。
【図3】本発明の一実施形態の半導体装置の構造による効果を説明するための図である。
【図4−1】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図4−2】本発明の一実施形態の半導体装置の製造方法を説明するための図であって、図4−1に示した工程の後に行われる工程を説明するための図である。
【図5】図4−2(g)に続いて実行される工程を、P+型不純物領域とN+型のソースとに分けて説明するための図である。
【図6】図5に続いて実行される半導体装置の製造工程を、N+型ソースについて説明するための図である。
【図7】図5に続いて実行される半導体装置の製造工程を、P+型不純物領域について説明するための図である。
【図8】図7に示した半導体装置の製造工程中のN+型ソースの状態について説明するための図である。
【図9】図7に続いて実行される半導体装置の製造工程を、P+型不純物領域について説明するための図である。
【図10】図8に続いて実行される半導体装置の製造工程を、N+型ソースについて説明するための図である。
【図11】本発明の一実施形態の半導体装置の製造方法における、配線を形成する工程をP+型不純物領域について説明するための図である。
【図12】本発明の一実施形態の半導体装置の製造方法における、配線を形成する工程をN+型ソースについて説明するための図である。
【図13】本発明の従来技術にあたる発明を説明するための図である。
【図14】本発明の従来技術にあたる他の発明を説明するための図である。
【図15】従来技術の問題点を説明するための図である。
【図16】従来技術の問題点を説明するための他の図である。
【発明を実施するための形態】
【0016】
以下、本発明の一実施形態の半導体装置及び、この半導体装置の製造方法について説明する。
(半導体装置)
図1(a)〜(c)は、本実施形態の半導体装置を説明するための図であって、図1(a)は本実施形態の半導体装置の上面図、図1(b)は図1(a)中に示した線分D−D’に沿う断面図、図1(c)は図1(a)中に示した線分E−E’に沿う断面図である。本実施形態の半導体装置は、P型基板のN−Well(図1中にNWと記す)に形成されたDMOSトランジスタとして構成されている。
【0017】
図1(a)〜(c)に示すように、本実施形態の半導体装置は、N−Well内に形成されたP型のボディ不純物領域105と、このボディ不純物領域105及びN−Wellの上に形成されるゲート電極101と、ボディ不純物領域105であって、かつ2つのゲート101の間に形成されたソース102と、ゲート101のそれぞれの側方に設けられたN型のドレイン104と、を含んでいる。このようなレイアウトによれば、2つのゲート101の内側(間)にソース102が位置し、2つのゲート101の外側にそれぞれドレイン104が位置することになる。また、ソース102は一方向(図1の縦方向)に他方向よりも長く、ソース102の長手方向をソースの「長さ」と記す。また、ソース102の長さ方向に直交する方向をソース102の「幅」と記す。ボディ不純物領域105は、ソース102の幅方向からソース102の両側を挟み込むように形成される。
【0018】
ソース102は、P+型不純物領域102aとN+型ソース102bとを含んでいて、P+型不純物領域102aは、N+型ソース102bによって周囲が囲まれ、P型ボディ不純物領域105と電気的に接続している。また、本実施形態では、P+型不純物領域102aとN+型ソース102bとが図1(a)における縦方向に交互に配置されている。また、本実施形態では、P+型不純物領域102aとゲート101との間、及びN+型ソース102bとゲート101との間にN+型ソース低抵抗領域110が設けられている。このような本実施形態のレイアウトによれば、DMOSトランジスタのセルピッチP3は引用文献2のDMOSトランジスタのセルピッチP2と同程度に縮小することができる。
【0019】
なお、ソース102は、図1に示したレイアウトに限定されるものではない。すなわち、ソース102は、図1に示したようにN+型ソース102bをP+型不純物領域102aによって挟むものに限定されるものではなく、P+型不純物領域102aをN+型ソース102bによって挟むように形成されるものであってもよい。また、コンタクトホール106aの個数やピッチは図1に限定されるものでなく、適宜任意の数やピッチとすることができる。
【0020】
また、図1(a)は、本実施形態の半導体装置の全体を示すものに限らず、半導体装置の一部を示す場合もある。図1(a)が半導体装置の一部を示す場合、ソース102及びドレイン104をソース102の長さ方向についてさらに長く形成し、ソース102の幅については変更しないことが望ましい。また、このとき、ソース102は、さらに多くのN+型ソース102b、P+型不純物領域102aを交互に配置して構成されるものであってもよい。
【0021】
図2は、図1(b)に示した断面をより詳細に示した模式図であって、図2(a)はN+型ソース102bについて、図2(b)はP+型不純物領域102aについて示している。図2(a)、(b)に示したように、ゲート101は、ゲート電極101a、酸化物スペーサ101b、ゲート酸化膜101cによって構成されている。酸化物スペーサ101b下にはN+型ソース低抵抗領域110が形成されている。P+型不純物領域102a、N+型ソース102bには、配線201がコンタクトされている。
【0022】
図3は、以上説明した構造による効果を説明するための図である。すなわち、本実施形態によれば、図2(b)に示したように、ゲート101に電圧が印加され、P型ボディ不純物領域105が反転してチャネルが形成されたとき、N+型ソース102bからN+型ソース低抵抗領域110を介してチャネルに電子が供給される(図3の矢線fは電子の流れを示す)。このため、チャネルの略全領域に電流Idが流れるので、ドレイン電圧の変化に対するドレイン電流の変化が大きくなり、DMOSトランジスタのオン抵抗を低下させることができる。
【0023】
(半導体装置の製造方法)
次に、本実施形態の半導体装置の製造方法について説明する。
図4−1、図4−2は、本実施形態の半導体装置の製造方法を説明するための断面図である。図4−1、4−2を用い、本実施形態の半導体装置の製造方法を説明する。
本実施形態では、先ず、図4−1(a)のように、抵抗率5〜10Ω・cm程度のP型基板203の表面に、膜厚30〜100nmの酸化膜(SiO2膜)301を900〜1000℃程度のスチーム酸化によって形成する。SiO2膜301上には、フォトレジスト層(図示せず)が形成される。このフォトレジスト層は、N型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。
【0024】
次に、上記した図示しないフォトレジスト層をマスクとしてイオン注入が行われる。イオン注入により、リン(P)が1×1012〜1×1013/cm2程度P型基板203に導入される。フォトレジスト層の除去後、フォトレジスト層303が形成される。フォトレジスト層303は、P型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。フォトレジスト層303をマスクとしてイオン注入が行われることにより、ホウ素(B)がP型基板203に1×1012〜1×1013/cm2程度導入される。これにより、図4−1(a)に示すように、N型ウェル不純物注入領域202’とP型ウェル不純物注入領域302’が形成される。
【0025】
フォトレジスト層303の除去後、1100〜1300℃程度の熱処理が行われる。熱処理によってN型ウェル不純物注入領域202’、P型ウェル不純物注入領域302’内の不純物が拡散し、図4−1(b)に示したN型ウェル202及びP型ウェル302が形成される。
次に、フッ酸(HF)系薬液により、P型基板203上のSiO2膜301が除去される。続いて、800〜900℃程度のスチーム酸化により、10〜30nmのSiO2膜304が形成される。さらに、減圧CVD法によってP型基板203の全面に膜厚110〜120nm程度のSi3N4膜305が形成される。SiO2膜304、Si3N4膜305上には、公知のフォトリソグラフィ技術によって素子分離層(LOCOS)形成領域に開口部を有するようパターニングされたフォトレジスト層306が形成される。
【0026】
フォトレジスト層306をマスクにしてエッチングすることにより、アクティブ領域上にのみSiO2膜304とSi3N4膜305とが残る。エッチング後の状態を、図4−1(c)に示す。なお、このエッチングは、公知のエッチング方法、例えば、リアクティブイオンエッチング(RIE)によって行うことができる。フォトレジスト層306の除去後、本実施形態では、950〜1000℃程度のスチーム酸化を行い、400〜600nm程度の酸化膜のLOCOS307が形成される。続いて、ホットリン酸によりSi3N4膜305を除去し、フッ酸(HF)系薬液を用いてSiO2膜304が除去される。以上の工程により、図4−1(d)に示す構造が形成される。
【0027】
次に、本実施形態では、図4−1(d)に示した構造に800〜900℃の熱酸化を行ってN型ウェル202表面にゲート酸化膜101cを形成する。次にCVD法によって膜厚350〜400nm程度の導電性ポリシリコン層(図示せず)をP型基板203の全面に形成する。その後、公知のフォトリソグラフィ技術によってゲート領域にフォトレジスト層310が形成される。フォトレジスト層310をマスクにして公知のエッチング方法によりゲート領域以外の導電性ポリシリコン層を除去すると、ゲート電極101aが形成される。図4−2(e)は、ゲート電極101a形成後の本実施形態の半導体装置の状態を示す図である。
【0028】
次に、本実施形態では、フォトレジスト層310の除去後、公知のフォトリソグラフィ技術によってP型ボディ不純物注入領域に開口部を有するフォトレジスト層311が形成される。P型ボディ不純物注入領域には、ホウ素(B)が1×1013〜1×1014/cm2程度、P型基板203に垂直な面に対して45°あるいは30°度の角度をつけてイオン注入される。イオン注入によって図4−2(f)に示すP型ボディ不純物領域105が形成される。
【0029】
さらに、本実施形態では、フォトレジスト層311をマスクとして、砒素(As)が1×1013〜1×1014/cm2程度イオン注入され、N+型ソース低抵抗不純物注入領域321が形成される。このイオン注入において、P型ボディ不純物領域105及びN+型ソース低抵抗不純物注入領域321は、ゲート電極101aをマスクとして自己整合的に形成される。このような本実施形態によれば、イオン注入用のマスクパターニングで行うフォトリソグラフィ工程において生じるようなマスク合わせずれの影響を受けることなく、高精度な加工を行うことが可能である。
【0030】
フォトレジスト層311の除去後、ゲート電極101aの上側及びその周辺に順応性の酸化物がデポジションされる。この酸化物としては、例えば、テトラエチル−オルトケイ酸塩(TEOS)またはTEOS/O3酸化物が用いられる。次いで、デポジションされた酸化物はRIEによって異方性エッチングされ、ゲート電極101aの側面に酸化物スペーサ101bが形成される。以上の工程により、図4−2(g)に示す構造が形成される。
【0031】
図5〜図12は、図4−2(g)に続いて実行される工程を、図1に示したP+型不純物領域102aとN+型ソース102bとに分けて説明するための図である。図5〜図12の全てについて、(a)は完成した本実施形態の半導体装置の上面図、(b)は(a)中に示した線分D−D’または線分E−E’に沿う製造過程の半導体装置の断面図である。線分D−D’、線分E−E’は、製造工程の断面図の位置を、完成した半導体装置上で示すものであり、図1に示した線分D−D’、線分E−E’に一致する。
【0032】
本実施形態では、図5(b)に示すように、公知のフォトリソグラフィ技術によって、図5(a)に示したN+型ソース102b、ドレイン104の形成領域に開口部を有するフォトレジスト層401が形成される。なお、図5(b)は、P+型不純物領域102a上の線分E−E’に沿う断面図であるから、N+型ソース102b上の開口部は図示されていない。
【0033】
N+型ソース102bが形成される領域及びドレイン104が形成される領域に、1×1015〜1×1016/cm2程度のヒ素(As)がイオン注入される。図5(b)では、イオン注入によってドレイン104の形成領域に、N+型ドレイン不純物注入領域322が形成された状態が示されている。
図6は、図5と同様の工程の、線分D−D’に沿う断面図である。図6(b)に示すように、線分D−D’に沿う断面では、イオン注入によってN+型ドレイン不純物注入領域322と共に、N+型ソース不純物注入領域323が形成される。
【0034】
また、本実施形態では、図7(b)に示すように、公知のフォトリソグラフィ技術によってP+型不純物領域102aに開口部を有するフォトレジスト層601が形成される。そして、フォトレジスト層601をマスクにして1×1015〜1×1016/cm2程度のホウ素(B)がイオン注入される。イオン注入により、P+型不純物注入領域324が形成される。
【0035】
P+型不純物注入領域324を形成するためのホウ素イオン(P型不純物)の注入は、N+型ソース低抵抗不純物注入領域321に対して行われる。P型不純物のドーズ量は、N+型ソース低抵抗不純物注入領域321のN型不純物の10〜100倍であるため、N+型ソース低抵抗不純物注入領域321内部にP+領域のP+型不純物注入領域324を形成することができる。
【0036】
また、図7(b)に示した酸化物スペーサ101bがP型不純物に対するマスクとなるため、酸化物スペーサ101bの下の領域はP型不純物の影響を受けずにN+領域となる。これによって、本実施形態は、P+型不純物注入領域324と、チャネルが形成されるゲート101下のP型ボディ不純物領域105との間にN+型ソース低抵抗不純物注入領域321を形成することができる。
【0037】
図8(b)は、図7と同様の工程における半導体装置の線分D−D’に沿う断面図である。図8(b)に示したように、フォトレジスト層601はP+型不純物領域102a上に開口部を持たない。このため、本実施形態では、N+型ソース不純物注入領域21にホウ素イオンが注入されることがない。
次に、図7(b)、図8(b)に示したフォトレジスト601が除去され、この後に800〜900℃程度の熱処理が図7、図8に示した構造に対して行われる。熱処理により、N+型ソース低抵抗不純物注入領域321、N+型ドレイン不純物注入領域322及びN+型ソース不純物注入領域323中のヒ素と、P+型不純物注入領域324中のホウ素が拡散する。
【0038】
不純物の拡散により、N+型ソース低抵抗不純物注入領域321はN+型ソース低抵抗領域110、N+型ドレイン不純物注入領域322はドレイン104、N+型ソース不純物注入領域323はN+型ソース102bになる。また、P+型不純物注入領域324はP+型不純物領域102aとなる。以上の工程により、図9、図10に示す構造が製造される。
図11、12は、以上説明した工程によって製造された半導体装置に配線を形成する工程を説明するための図である。図11(b)、図12(b)に示すように、本実施形態では、P+型不純物領域102a、N+型ソース102bの形成後、600〜700nm程度の層間絶縁膜(SiO2膜)100を全面に堆積させる。なお、層間絶縁膜100の堆積は、例えばCVD法によって実現できる。
【0039】
次に、本実施形態では、層間絶縁膜100上に、P+型不純物領域102a、N+型ソース102b、ドレイン104上に開口部を有するフォトレジスト層(図示せず)が公知のフォトリソグラフィ技術によって形成される。層間絶縁膜100は、フォトレジスト層をマスクにして公知のエッチング方法、例えばRIEによりエッチングされる。フォトレジスト層の除去後、層間絶縁膜100に形成された電極形成用の開口部には、Ti/TiNまたはAL等、バリアメタル層を含む配線金属層が蒸着される。
さらに、公知のフォトリソグラフィ技術及びRIEによって配線金属層がパターニングされて配線201が形成される。以上の工程により、図11、図12に示した本実施形態の半導体装置を得ることができる。
【産業上の利用可能性】
【0040】
本発明は、DMOSトランジスタ及びDMOSトランジスタの製造方法に適用することができ、特に、セルピッチが短いことが望ましいDMOSトランジスタ及びDMOSトランジスタの製造方法に好適である。
【符号の説明】
【0041】
100 層間絶縁膜
101 ゲート
101a ゲート電極
101b 酸化物スペーサ
101c ゲート酸化膜
102 ソース
102a P+型不純物領域
102b N+型ソース
104 ドレイン
105 P型ボディ不純物領域
110 N+型ソース低抵抗領域
201 配線
202’ P型ウェル不純物注入領域
202 N型ウェル
203 P型基板
301,304 SiO2膜
302’ P型ウェル不純物注入領域
302 P型ウェル
303,306,310,311,401,601 フォトレジスト層
305 Si3N4膜
321 N+型ソース低抵抗不純物注入領域
322 N+型ドレイン不純物注入領域
323 N+型ソース不純物注入領域
324 P+型不純物注入領域
【特許請求の範囲】
【請求項1】
第1の導電型の半導体層内に形成された第2の導電型のボディ不純物領域と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲートと、前記ボディ不純物領域内に形成された第1の導電型のソース領域と、前記ゲートの側方に設けられた第1の導電型のドレイン領域と、
を含む半導体装置であって、
前記ソース領域は、第2の導電型の不純物領域を含み、該第2の導電型の不純物領域は、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする半導体装置。
【請求項2】
第1の導電型の半導体層表面に、ゲート誘電膜を介してゲートを形成するゲート形成工程と、
前記ゲートをマスクにして不純物を注入し、第2の導電型のボディ不純物領域を形成するボディ形成工程と、
前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第1の導電型の低抵抗不純物領域を形成する低抵抗不純物領域形成工程と、
前記低抵抗不純物領域内の所定の領域に不純物を注入して第1の導電型のソース領域及び第1の導電型のドレインを形成するソース領域形成工程と、
前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第2の導電型の不純物領域を形成する不純物領域形成工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項3】
前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程をさらに含み、
前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項1】
第1の導電型の半導体層内に形成された第2の導電型のボディ不純物領域と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲートと、前記ボディ不純物領域内に形成された第1の導電型のソース領域と、前記ゲートの側方に設けられた第1の導電型のドレイン領域と、
を含む半導体装置であって、
前記ソース領域は、第2の導電型の不純物領域を含み、該第2の導電型の不純物領域は、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする半導体装置。
【請求項2】
第1の導電型の半導体層表面に、ゲート誘電膜を介してゲートを形成するゲート形成工程と、
前記ゲートをマスクにして不純物を注入し、第2の導電型のボディ不純物領域を形成するボディ形成工程と、
前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第1の導電型の低抵抗不純物領域を形成する低抵抗不純物領域形成工程と、
前記低抵抗不純物領域内の所定の領域に不純物を注入して第1の導電型のソース領域及び第1の導電型のドレインを形成するソース領域形成工程と、
前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第2の導電型の不純物領域を形成する不純物領域形成工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項3】
前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程をさらに含み、
前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることを特徴とする請求項2に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4−1】
【図4−2】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4−1】
【図4−2】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−156205(P2012−156205A)
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願番号】特願2011−12229(P2011−12229)
【出願日】平成23年1月24日(2011.1.24)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
【公開日】平成24年8月16日(2012.8.16)
【国際特許分類】
【出願日】平成23年1月24日(2011.1.24)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
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