【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】転位ループが発生するおそれがあるダミーパターン領域を有しながらも、転位ループによる基板上の他の素子等への悪影響が抑えられた半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。第１のエピタキシャル結晶層は前記基板を構成する結晶と異なる格子定数を有する結晶からなる。第２のエピタキシャル結晶層は前記第１のエピタキシャル結晶層と同じ結晶からなる。前記第２のエピタキシャル結晶層と前記基板との界面上の任意の点を含む前記基板の（１１１）面は、前記第２のエピタキシャル結晶層よりも深い領域で前記素子分離絶縁膜に囲まれる。 （もっと読む）

【課題】高性能・高信頼性の半導体装置を製造するための半導体装置の製造方法を提供する。
【解決手段】半導体基板上に保護膜を形成し、保護膜を介して不純物をイオン注入する。注入した不純物を活性化して不純物層を形成した後、保護膜を除去する。その後、不純物層の表面部の半導体基板を除去し、表面部を除去した半導体基板上に半導体層をエピタキシャル成長する。 （もっと読む）

【課題】ゲート絶縁膜の形成を１０００℃以上で行う場合に、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板に素子分離領域３を形成し、ゲート絶縁膜５ａを１０００℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、ＢＭＤ層３０を素子分離領域３の底面よりも下方に形成する。 （もっと読む）

【課題】 窒化物上へゲルマニウム・スペーサを選択的に堆積するための構造及び方法を提供すること。
【解決手段】 半導体製造プロセス中でゲルマニウム構造体を選択的に形成する方法は、化学的酸化物除去（ＣＯＲ）プロセスにおいて自然酸化物を除去し、次いで、加熱された窒化物及び酸化物表面を加熱されたゲルマニウム含有ガスに曝して、ゲルマニウムを選択的に窒化物表面上にだけ形成し、酸化物表面上には形成しない。 （もっと読む）

【課題】メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を介在させてゲート電極４を形成する。その後、半導体基板１にゲート電極４をマスクとしてソース・ドレイン領域を形成する。続いて、ゲート電極４を覆うように半導体基板１上の全面に第１の酸化シリコン膜１０を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第１の酸化シリコン膜１０を平坦化する。続いて、ゲート電極４を含む第１の酸化シリコン膜１０の上に、第２の酸化シリコン膜１１を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第２の酸化シリコン膜１０を平坦化する。さらに、ゲート電極４を含む第２の酸化シリコン膜１０の上に、第３の酸化シリコン膜１２を形成する。 （もっと読む）

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。 （もっと読む）

【課題】超高速アニールプロセスにおける加熱応力によるウェハ破壊の頻度を抑圧することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法であって、補助加熱されている半導体基板の補助加熱されている裏面とは反対側の表面に０．１ｍ秒以上１００ｍ秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する工程を、前記半導体基板の補助加熱されている裏面の面積をＷ_Ｓ、該面と接触するサセプタと該面との接触面積をＣ_Ｓとすると、気圧値Ｐが
０．０１−０．００５（Ｃ_Ｓ／Ｗ_Ｓ）≦Ｐ≦０．４−０．２（Ｃ_Ｓ／Ｗ_Ｓ）（kgf/cm^２）
の関係を満たす減圧状態下で実行する。 （もっと読む）

【課題】金属電極と該金属電極の上に形成されたシリコン電極とを有するゲート電極を備えた電界効果型トランジスタを実現する際に、金属電極とシリコン電極との界面に生じる界面抵抗を低減できるようにする。
【解決手段】半導体装置は、半導体基板１００における第１の活性領域１０３ａに形成されたＰ型の電界効果型トランジスタを備えている。第１の電界効果型トランジスタは、第１の活性領域１０３ａの上に形成された第１のゲート絶縁膜１０６ａと、第１のゲート絶縁膜１０６ａの上に形成された第１のゲート電極１１５ａとを有している。第１のゲート電極１１５ａは、第１のゲート絶縁膜１０６ａの上に形成された第１の金属電極１０７ａと、該第１の金属電極１０７ａの上に形成された第１の界面層１１０ａと、該第１の界面層１１０ａの上に形成された第１のシリコン電極１１１ａとを有している。 （もっと読む）

【課題】本発明は、ゲート絶縁膜の一方の側のみに、容易に、かつ精度良く、バーズビークを形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】斜めイオン注入により、マスク膜にイオンを注入することで、シリコン酸化膜及びシリコン窒化膜を介して、ゲート絶縁膜の第１の側面と第１の不純物拡散領域の上面とで構成される角部に形成されたマスク膜のエッチング速度を、他の部分に形成されたマスク膜よりも速くし、次いで、ウエットエッチングにより、角部に形成されたマスク膜を選択的に除去して、シリコン窒化膜の表面の一部を露出させ、次いで、ウエットエッチングにより、マスク膜から露出されたシリコン窒化膜を選択的に除去して、シリコン酸化膜の表面の一部を露出させ、その後、熱酸化法により、ゲート絶縁膜の第１の側面側にバーズビークを形成する。 （もっと読む）

【課題】製造工程を簡略化することの可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上に、ダミーゲート電極及びダミーコンタクトプラグの側面を覆う層間絶縁膜１６を形成後、ダミーゲート電極、ダミーコンタクトプラグを選択的に除去して、ゲート電極形成用溝１７及びコンタクト孔１８を同時に形成し、次いで、ゲート電極形成用溝１７内、コンタクト孔１８内、及び層間絶縁膜１６の上面を覆う高誘電率絶縁膜４２を成膜し、次いで、斜めイオン注入法により、ゲート電極形成用溝１７の下部１７Ａに形成された高誘電率絶縁膜４２にイオン注入しないように、高誘電率絶縁膜４２を介して、半導体基板に不純物拡散領域１５を形成し、次いで、イオン注入された高誘電率絶縁膜４２を選択的に除去することで、ゲート電極形成用溝の下部にゲート絶縁膜を形成し、かつコンタクト孔から不純物拡散領域１５の上面を露出させる。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】チャネル移動度と閾値電圧とのトレードオフの関係を打破し、チャネル移動度を向上させ、かつ、閾値電圧の低下を抑えた炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】この発明に係る炭化珪素半導体装置１ａの製造方法は、炭化珪素エピタキシャル層６を有する炭化珪素基板２の炭化珪素エピタキシャル層６上に、リンをドープした多結晶珪素膜１８を形成する工程と、多結晶珪素膜１８を熱酸化してゲート絶縁膜１２を形成する工程と、を備えた。 （もっと読む）

【課題】生産性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、シリコン基板１０１と、同一のシリコン基板１０１上に設けられたＮ型トランジスタ２００およびＰ型トランジスタ２０２と、を備え、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたＴｉＮ膜１１０と、を有しており、Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９ａを有しており、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、Ｎ型トランジスタ２００と同じ仕事関数調整用元素を含有するＬａ添加ＳｉＯ_２膜１０９ｂを有する。 （もっと読む）

【課題】ＭＯＳトランジスタの新規な閾値電圧制御技術を提供する。
【解決手段】半導体装置の製造方法は、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない酸化アルミニウム膜を形成する工程と、酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、タンタル窒素含有膜上に、導電膜を形成する工程と、導電膜をパターニングして、ゲート電極を形成する工程と、ゲート電極をマスクとして、ｐ型領域にｎ型不純物を注入する工程と、タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】イオン注入により半導体基板１にエクステンション領域ＥＸを形成してから、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成し、その後、イオン注入により半導体基板１にソース・ドレイン領域ＳＤを形成する。サイドウォールスペーサＳＷを形成するには、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜６を形成してから、この絶縁膜６を異方性エッチングし、その後、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜７を形成してから、この絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるサイドウォールスペーサＳＷを形成する。絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングし、絶縁膜７のエッチング工程では、絶縁膜７をオーバーエッチングする。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】半導体素子を提供すること。
【解決手段】半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。 （もっと読む）

【課題】希土類金属を含有するHigh-ｋ膜のエッチング残渣を抑制するための半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に絶縁膜４を形成する工程と、絶縁膜４の上に希土類元素含有酸化膜７、１２を形成する工程と、フッ酸、塩酸、硫酸を含む薬液により希土類元素含有酸化膜７、１２をエッチングする工程とを有し、これにより希土類元素含有酸化膜７、１２のエッチングを良好に行う。 （もっと読む）