【課題】オン抵抗が低く耐圧および信頼性が高い電界効果トランジスタを提供する。
【解決手段】基板１上に形成されたキャリア走行層３と、前記キャリア走行層上に形成され前記キャリア走行層よりもバンドギャップエネルギーが高いキャリア供給層４ａ、４ｂと、前記キャリア供給層から前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部５と、前記キャリア供給層上に形成されたドレイン電極１１と、前記リセス部に形成され、前記ドレイン電極側のキャリア供給層と重畳するように延設したゲート電極７と、前記リセス部の底面と前記ゲート電極との間に形成された第１絶縁膜６と、前記ゲート電極と前記ドレイン電極側のキャリア供給層との間に形成され前記第１絶縁膜よりも誘電率が高い第２絶縁膜８ａとを備える。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】半導体装置を構成する半導体層の表面上にＡｌＯｘ層を安価に形成でき、且つＡｌＯｘ層を厚膜化できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１と、前記半導体基板１上に形成された窒化物系化合物半導体層２、３、４と、前記窒化物系化合物半導体層２、３、４上に隣接して形成された酸化アルミニウム層７と、を備える半導体装置の製造方法であって、
前記窒化物系化合物半導体層２、３、４上に多結晶又は非晶質の窒化アルミニウム層６を形成する第１の工程と、前記多結晶又は非晶質の窒化アルミニウム層６を熱酸化して前記酸化アルミニウム層７を得る第２の工程と、を備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】低い寄生抵抗（例えば、Ｒｐａｒａ）および／または高い駆動電流の改善された特性を有するフィンフェットを提供する。
【解決手段】フィンフェット１００およびフィンフェットの製造方法が提供される。フィンフェットは、半導体基板１０６上に、２つまたは複数のフィン１０２，１０４と、前記フィンの側面に設けられるエピタキシャル層１０８，１１０と、前記エピタキシャル層の表面上を覆うように設けられる金属−半導体化合物１１２，１１４とを備える。フィンは、前記半導体基板の表面上に対して実質的に垂直な側面を有する。前記エピタキシャル層は、前記フィンの側面に対して斜角を有して延設される表面を有する。フィンフェットは、前記金属−半導体化合物上に設けられるコンタクト１１６を含み得る。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】ゲート長の加工ばらつきに起因する特性劣化を確実に抑制できる半導体装置の製造方法を提供する。
【解決手段】ゲート長及びオフセットサイドウォール長のそれぞれの設計値からのズレ量と、トランジスタの特性を設計値に設定するためのソース／ドレイン・エクステンション領域のドーズ量との相関関係を予め求めておく。ゲート長及びオフセットサイドウォール長を実測した後、ゲート長及びオフセットサイドウォール長のそれぞれの実測値の設計値からのズレ量、並びに前記相関関係に基づいて、ソース／ドレイン・エクステンション領域のドーズ量を、トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
【解決手段】ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。 （もっと読む）

【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０にトランジスタ３６を形成する工程と、半導体基板上に、トランジスタを覆う第１のシリコン窒化膜３８を形成する工程と、第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、ＮＨ_４Ｆラジカルを供給する工程の後、第１のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程とを有している。 （もっと読む）

【課題】室温（３００Ｋ）以上において正孔濃度が１．０×１０^１５ｃｍ^‐3以上で、かつ、ドーパント原子濃度が１．０×１０^２１ｃｍ^‐3以下である実用的なｐ型ダイヤモンド半導体デバイスとその製造方法を提供すること。
【解決手段】単結晶ダイヤモンド基板１−１の上に形成された単結晶ダイヤモンド薄膜１−２の中には、二次元の正孔または電子チャンネル１−３が形成される。基板１−１の面方位と基板１−１の結晶軸「００１」方向との成す角度をαｓ、ダイヤモンド薄膜１−２の面方位と単結晶ダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｄ、チャンネル１−３の面方位とダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｃとする。単結晶ダイヤモンド薄膜１−２の表面上には、ソース電極１−４、ゲート電極１−５、ドレイン電極１−６が形成される。 （もっと読む）

【課題】オン抵抗を低減することができるＧａＮ−ＭＩＳトランジスタ、ＧａＮ−ＩＧＢＴ、およびこれらの製造方法を提供する。
【解決手段】ゲート電極（Ｍ）１６とＳｉＮゲート絶縁膜（Ｉ）１３と半導体層（ＧａＮ）１２とのＭＩＳ構造を有するＧａＮ−ＭＩＳトランジスタ１５０であって、半導体層は、オーミックコンタクト用ｎ^＋ＧａＮ領域１４が離間した２箇所に形成され、ＳｉＮゲート絶縁膜は、２箇所のオーミックコンタクト用ｎ^＋ＧａＮ領域の基板反対側表面に熱ＣＶＤ法により成膜されたＳｉＮ膜である。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。 （もっと読む）

【課題】電界集中を緩和し、高い耐圧を得ることが可能な半導体装置を提供する。
【解決手段】
半導体層上において、第１フィールドプレートＦＡは、第１絶縁膜上に、第１電極１０２と第２電極１０３との間に相互に間隔を置いて配置され、第２フィールドプレートＦＢは、第２絶縁膜上に、第１電極１０２上方から第２電極１０３上方までの間に相互に間隔を置いて配置され、
第１電極および第２電極側末端のＦＢは、第１電極または第２電極およびそれに隣り合うＦＡに重なり、
前記第１電極および第２電極側末端ＦＢ以外の一方のＦＡまたはＦＢは、第１電極から第２電極への方向と垂直方向に隣り合う複数の他方のＦＡまたはＦＢに重なり合い、前記第１電極および第２電極側末端ＦＢ以外の他方のＦＡまたはＦＢは、第１電極から第２電極への方向に隣り合う２つの前記一方のＦＡまたはＦＢに重なり合う半導体装置。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保する。
【解決手段】半導体基板１０の上に、エッチングストッパー膜１７、第１の層間絶縁膜１８及び第２の層間絶縁膜１９を順次形成する。次に、第１，第２の層間絶縁膜１８，１９を貫通し、且つ、エッチングストッパー膜１７を露出する第１のホール２３を形成する。次に、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜１９における第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成する。次に、第１の変質層２５を除去して、第２のホール２７を形成する。次に、エッチングストッパー膜１７における第２のホール２７に露出する部分を除去して、第１のコンタクトホール２９を形成する。次に、第１のコンタクトホール２９に、第１のコンタクトプラグ３２Ａを形成する。 （もっと読む）

【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。 （もっと読む）

【課題】ポリシリコンゲート電極の意図しないフルシリサイド化を防止する。
【解決手段】基板１７上に、ゲート絶縁膜１２およびシリコン層１０をこの順に積層した積層体（１０、１２）を形成する工程と、積層体（１０、１２）の側壁沿いにＳｉＮ膜を有するオフセットスペーサ１３を形成する工程と、その後、シリコン層１０の上面を、薬液を用いて洗浄する工程と、その後、少なくともシリコン層１０の上面を覆う金属膜１９を形成する工程と、その後、加熱する工程と、を有し、オフセットスペーサ１３が有するＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、前記薬液は、重量比率で、ＨＦ／Ｈ_２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法を提供する。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】質量数が比較的小さいドーパント不純物を導入することにより第１のトランジスタ３４ａ及び第２のトランジスタ３４ｂのチャネルドープ層１８を形成する工程と、質量数が比較的大きいドーパント不純物を導入することにより第３のトランジスタ３４ｃのチャネルドープ層２０を形成する工程と、質量数の比較的小さいドーパント不純物を導入することにより第１のトランジスタのポケット領域２６を形成する工程と、質量数の比較的大きいドーパント不純物を導入することにより第２のトランジスタ及び第３のトランジスタのポケット領域３６を形成する工程とを有している。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）