【課題】チャネル形成時のひずみ緩和の抑制を可能にすると共に、更にひずみを印加することを可能にする。
【解決手段】基板１と、基板上に形成されひずみを有する第１半導体層３と、第１半導体層３上に離間して設けられ、第１半導体層３と格子定数が異なる第２および第３半導体層８と、第２半導体層と第３半導体層８との間の第１半導体層３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極５と、を備え、第２半導体層および第３半導体層８直下の第１半導体層３の外表面領域をシリサイド３ａ、８ａとする。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ₂膜１４を形成する。次に、トレンチを埋め込むようにシリコン基板１上にポリシリコン膜１５を堆積し、このポリシリコン膜１５をパターニングする。これにより、ＰＭＯＳトランジスタ５０のゲート電極１７を形成すると同時に、トレンチ内にＳｉＯ₂膜１４とポリシリコン膜１８とを含むＤＴＩ層２０を形成する。 （もっと読む）

【課題】高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小する。
【解決手段】ＬＤＭＯＳＦＥＴのソース領域と基板１の裏面に形成されたソース裏面電極３６とを電気的に接続するｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成する。そして、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくする。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタにおいて、ホットエレクトロンのゲート絶縁膜へのトラップによるトランジスタ特性の経時劣化を減少させる。
【解決手段】Ｎ−−型の半導体層１２の表面にボディ層１９が配置されている。ボディ層１９の表面にはＮ−型層２３を含むソース層が配置されている。Ｎ−−型の半導体層１２の表面には、Ｎ−型のドリフト層２１が形成されている。このドリフト層２１は、Ｎ型不純物濃度のピーク領域Ｐ１を有した第１の領域２１Ａと、この第１の領域２１Ａに隣接し、Ｎ型不純物濃度のピーク領域Ｐ１よりも深い位置にＮ型不純物濃度のピーク領域Ｐ２を有した第２の領域２１Ｂとにより構成されている。第２の領域２１Ｂの表面にはＮ＋型のドレイン層２５が形成されている。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】部分反応方式のサリサイドプロセスによりゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の第１の熱処理では、熱伝導型アニール装置を用いて半導体ウエハを熱処理し、第２の熱処理では、マイクロ波アニール装置を用いて半導体ウエハを熱処理することにより、第２の熱処理を低温化し、金属シリサイド層４１の異常成長を防ぐ。これにより金属シリサイド層４１の接合リーク電流を低減する。 （もっと読む）

【課題】半導体装置の耐圧を向上させる。
【解決手段】半導体装置１０は、ｐ型半導体基板１、ｐ型半導体基板１内に設けられたｎ型ドリフト領域３、及びｎ型ドリフト領域３内に設けられたｐ型ボディ領域４を含む。ｐ型ボディ領域４の側面とｎ型ドリフト領域３とのｐｎ接合部２２の上方に、そのｐｎ接合部２２に沿って、環状のゲート電極６が設けられる。このゲート電極６の一部を挟んでｎ型ドリフト領域３内及びｐ型ボディ領域４内にそれぞれ、ｎ型ドレイン領域７及びｎ型ソース領域８が設けられる。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】製造工程数を増加させることなく、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧をＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くし、且つＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの熱破壊電流値をスナップバック電圧の改善前より大きくする。
【解決手段】 ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２は、Ｎ型エピタキシャル層３と、Ｎ＋型埋め込み層２と、Ｎ型エピタキシャル層３の表面に形成されたドリフト層１１と、エピタキシャル層３の表面に形成されたＰ型のボディ層１０と、Ｐボディ層１０の表面に形成されたＮ＋型ソース層１４と、エピタキシャル層３の表面上に形成されたゲート絶縁膜５、６と、ゲート絶縁膜５、６上に形成されたゲート電極８と、を具備し、Ｎ＋型ソース層１４の下方のボディ層１０の底部にＰ型ボディ層窪み部１０ａが形成されている。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】 トンネル絶縁膜を有するトランジスタにおいて、トンネル絶縁膜の電子トラップが増加することによるトランジスタの電気特性の劣化を抑制することが可能な半導体装置及びその製造方法を提供する
【解決手段】 実施形態に係る半導体装置は、半導体基板１と、前記半導体基板１上に形成されたトンネル絶縁膜２を含むトランジスタと、前記トランジスタの上方に形成されたＢを含むシリコン窒化膜７と、を備える。前記シリコン窒化膜７は、Ｂ−Ｎ結合を有する。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】複雑な形状を有しながらも応力分布のばらつきが少ない活性領域を有する半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、素子分離領域を有する基板と、前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域とを有する。前記複数の活性領域の前記不純物拡散領域のうち、前記素子分離領域を挟んで向かい合う不純物拡散領域は、電気的に接続される。 （もっと読む）

【課題】製造工程を簡略化することの可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上に、ダミーゲート電極及びダミーコンタクトプラグの側面を覆う層間絶縁膜１６を形成後、ダミーゲート電極、ダミーコンタクトプラグを選択的に除去して、ゲート電極形成用溝１７及びコンタクト孔１８を同時に形成し、次いで、ゲート電極形成用溝１７内、コンタクト孔１８内、及び層間絶縁膜１６の上面を覆う高誘電率絶縁膜４２を成膜し、次いで、斜めイオン注入法により、ゲート電極形成用溝１７の下部１７Ａに形成された高誘電率絶縁膜４２にイオン注入しないように、高誘電率絶縁膜４２を介して、半導体基板に不純物拡散領域１５を形成し、次いで、イオン注入された高誘電率絶縁膜４２を選択的に除去することで、ゲート電極形成用溝の下部にゲート絶縁膜を形成し、かつコンタクト孔から不純物拡散領域１５の上面を露出させる。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）