【課題】ハニカムヘテロエピタキシーを含む半導体装置を提供する。
【解決手段】ハニカムヘテロエピタキシーを含む半導体装置とその製造方法が開示される。一実施例は、貫通する複数のナノサイズの開口を有するマスクをシリコン基板上に定義するステップと、定義ステップ後、マスク開口を介して露出したシリコン基板表面の一部に、本質的に無欠陥の非シリコン半導体ナノアイランドを作成するステップと、作成ステップ後、ナノアイランド上に、高ｋゲート誘電体を蒸着するステップと、蒸着ステップ後、ナノアイランド上に、トランジスタを構成するステップとを備える方法である。 （もっと読む）

【課題】 固相エピタキシャル成長によって、所望の面方位を有する結晶を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、第１の面方位を有するシリコン基板１１上の一部に、アモルファス層１３を形成する工程と、そのアモルファス層１３にマイクロ波を照射し、前記アモルファス層１３を第１の面方位を有する結晶層とする工程とを有していることを特徴とする半導体装置の製造方法を提供することができる。 （もっと読む）

【課題】高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタの製造方法を実現する。
【解決手段】誘電性絶縁部層２’によって被覆されているバルクシリコンウエハ基板１’上に島状の各活性エリア１０を互いに隣り合うようにそれぞれ設定する。バルクシリコンウエハ基板１’の表面上において、各活性エリア１０を電界効果トランジスタの本体領域をフィン部３、５の形状で突出するように露出させて形成するために、誘電性絶縁部層２’を厚さ方向にエッチバックして絶縁体層２を形成する。上記本体領域に、チャネル領域部、上記チャネル領域部上のゲート誘電体８、ゲート誘電体８上のゲート電極４、および、ゲート電極４の自己整合マスクにより、チャネル領域部とは反対の伝導性型である不純物原子のドープによりソース領域部５およびドレイン領域部３を形成する。 （もっと読む）

基板ウェーハの裏側及び縁部断面をシールするためのシステム及び方法である。第１の方法の実施例によれば、第１導電型のシリコンウェーハにアクセスする。第１導電型のエピタキシャル層をシリコンウェーハの前面上で成長する。エピタキシャル層をインプラントし、逆の導電型の領域を形成する。成長及びインプラントを繰り返し、逆の導電型の垂直カラムを形成する。ウェーハに更にインプラントを行い、垂直カラムと垂直方向で整合した逆の導電型の領域を形成する。
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【課題】ＩＩＩ族窒化物半導体層の欠落部分の少ない高品質のＩＩＩ族窒化物半導体層接合基板の製造方法を提供する。
【解決手段】本ＩＩＩ族窒化物半導体接合基板の製造方法は、主表面２０ｍに現れる表面異状領域２２の大きさおよび密度が所定の範囲内のＩＩＩ族窒化物半導体基板２０を準備する工程と、ＩＩＩ族窒化物半導体基板２０の主表面２０ｍ側にイオンを注入する工程と、ＩＩＩ族窒化物半導体基板２０の主表面２０ｍに異種基板１０を接合する工程と、ＩＩＩ族窒化物半導体基板２０をイオンが注入された領域２０ｉで分離して異種基板１０に接合したＩＩＩ族窒化物半導体層２０ａを形成することにより、ＩＩＩ族窒化物半導体層接合基板１を得る工程と、を備える。 （もっと読む）

【課題】研磨工程の簡略化で生産性が高まり、コストダウンが可能で、鏡面研磨されたウェーハ表面に生じる加工起因のＬＰＤの密度を低減し、ウェーハ表面の表面粗さを改善可能なエピタキシャルシリコンウェーハの製造方法を提供する。
【解決手段】１次、２次研磨のみを行い仕上げ研磨を省略するので、シリコンウェーハの研磨が簡略化し、エピタキシャルシリコンウェーハの生産性が高まり、コストダウンが図れる。また、従来の砥粒を含む１次研磨のみを施した場合に比べて、ウェーハ表面に発生する加工起因のＬＰＤの密度が低減し、ウェーハの表面粗さが小さくなる。さらに、砥粒で酸化膜を除去する１次研磨を行うので、砥粒が存在しない２次研磨時、アルカリ性水溶液による研磨レートが高まる。 （もっと読む）

【課題】シリコンウェーハの鏡面研磨された表面に発生する加工起因のＬＰＤの密度を低減し、かつウェーハ表面の表面粗さを小さくすることで、ＬＰＤ密度が低く、表面粗さ品質に優れたエピタキシャル膜を有するエピタキシャルシリコンウェーハの製造方法を提供する。
【解決手段】砥粒を含まず水溶性高分子を含むアルカリ性水溶液の研磨液を用いて、シリコンウェーハの表面を鏡面研磨する。水溶性高分子をアルカリ性水溶液に添加したので、摩擦係数を低下させ、鏡面研磨されたウェーハ表層部に発生する加工起因のＬＰＤの密度を低減でき、ＬＰＤ密度が低いエピタキシャルシリコンウェーハを製造できる。しかも、鏡面研磨されたウェーハ表面に発生する表面粗さを小さくでき、表面粗さ品質に優れたエピタキシャルシリコンウェーハを提供できる。 （もっと読む）

本発明のあるいくつかの例示的な実施形態は、透明導電層（ＴＣＣ）としてのグラフェンの使用に関する。本発明のあるいくつかの例示的な実施形態において、グラフェン薄膜は、広い領域上に、例えば触媒薄膜上に、炭化水素ガス（例えば、Ｃ₂Ｈ₂、ＣＨ₄などといった）からヘテロエピタキシャル成長する。あるいくつかの例示的な実施形態のグラフェン薄膜は、ドープされていてもアンドープであってもよい。あるいくつかの例示的な実施形態において、一旦形成されたグラフェン薄膜は、それらのキャリア基板をリフトオフされていても、例えば中間および最終生成物を含め、受電基板に転写されていてもよい。この方法で成長させ、リフトされかつ転写されたグラフェンは、低いシート抵抗（例えば、１５０オーム／スクウェア未満でかつドープされているときより低い）および高い透過係数（transmission value）（例えば、少なくとも可視および赤外線スペクトルにおいて）を示してもよい。
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【課題】ＳｉＣエピタキシャル膜成膜は高温下で行われる為、十分な断熱構造を構築する課題があった。
【解決する手段】
基板を処理する反応室と、反応室内であって、少なくとも基板が載置された領域を囲うように形成され、一端が閉塞された筒形状の被加熱体と、反応室と被加熱体との間であって、被加熱体を囲うように形成され、被加熱体の閉塞された一端側の一端が閉塞された筒形状の断熱材と、反応室の外であって、少なくとも基板が載置された領域の周囲に設けられる誘導加熱部と、反応室内に少なくとも原料ガスを供給するガス供給系と、ガス供給系が少なくとも原料ガスを反応室内へ供給し、基板を処理するよう制御するコントローラと、を備える基板処理装置を提供することで上記課題を解決する。 （もっと読む）

【課題】HEMTのシート抵抗を非接触で精度良く測定することができる横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびこの電子デバイス用エピタキシャル基板を効率よく製造する方法を提供する。
【解決手段】高抵抗Si単結晶基板の一方の面上に、不純物拡散抑制層を形成する工程と、前記高抵抗Si単結晶基板の他方の面上に、絶縁層としてのバッファを形成する工程と、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成してエピタキシャル基板を作製する工程と、該エピタキシャル基板の主積層体の抵抗を非接触で測定する工程とを具えることを特徴とする。 （もっと読む）

【課題】緩和した格子不整合の半導体へテロ構造を提供すること。
【解決手段】組成的に勾配した半導体層における転位パイルアップは、減少もしくは実質的に除かれ、これによって、増加した半導体デバイス歩合および製造性に導く。このことは、組成的に勾配したバッファ層の後に続く成長および緩和の前のスタート層としておよび／または組成的に勾配した層の成長および緩和中の少なくとも１つの中間層としてその表面にわたり実質的に均一に分布する複数のスレッディング転位を有する半導体層を導入することによって達成される。この半導体層は、半導体層の表面に近接して位置するシード層、およびそこに均一的に分布するレッディング転位を有することを含み得る。 （もっと読む）

【課題】効率よく光電変換ができる光吸収体を有する半導体基板、半導体基板の製造方法、および当該半導体基板を含む光センサを提供する。
【解決手段】シリコンを含むベース基板と、ベース基板上方に設けられたシード体と、シード体に格子整合または擬格子整合し、光または熱を吸収してキャリアを生成する３−５族化合物半導体からなる光熱吸収体とを備え、光熱吸収体が、光熱吸収体に入射する入射光または光熱吸収体に加わる熱に応じて電気信号を出力するセンサを提供する。また、シリコンを含むベース基板と、ベース基板の上方に形成され、ベース基板の表面を露出する開口を有し、結晶成長を阻害する阻害体と、開口の内部に設けられたシード体と、シード体に格子整合または擬格子整合し、光または熱を吸収してキャリアを生成する３−５族化合物半導体からなる光熱吸収体とを備える半導体基板を提供する。 （もっと読む）

【課題】パッシベーション層を備え、改善した性能を持つデバイスを実現できるＩＩＩ−Ｖ族加工基板およびその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族加工基板の製造方法は、＜１１０＞または＜１１１＞の結晶方位を持つ第１のＩＩＩ−Ｖ化合物からなる上側層（２）を備えたベース基板（Ｉ）を用意すること、第２のＩＩＩ−Ｖ化合物からなるバッファ層（３）を少なくとも形成することを含んだ、中間層（ＩＩ）を形成することであって、中間層（ＩＩ）は、ベース基板の上側層（２）の上に位置し、これと接触するようにすること、ＩＶ族半導体材料からなる擬似格子整合パッシベーション層（４）を成長させることであって、擬似格子整合パッシベーション層は、中間層（ＩＩ）の上に位置し、これと接触するようにすることを含む。 （もっと読む）

【課題】高品質な光デバイスをシリコン基板上にモノリシックに形成する。
【解決手段】シリコンを含むベース基板と、ベース基板上に設けられた複数のシード結晶と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体、または光の照射を受けて光電流を発生する受光半導体を含む光電半導体が形成されており、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタが形成されている光デバイスを提供する。 （もっと読む）

【課題】半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法を提供する。
【解決手段】シリコンに不純物原子が導入された不純物領域１０４を有するベース基板１０２と、不純物領域１０４に接して設けられている複数のシード体１１２と、複数のシード体１１２の各々に接して設けられ、複数のシード体１１２の各々とそれぞれ格子整合または擬格子整合する複数の化合物半導体１１４とを備える半導体基板１００。当該半導体基板１００は、ベース基板１０２上に設けられ、不純物領域１０４の少なくとも一部を露出する複数の開口が設けられた阻害体をさらに備えてもよい。 （もっと読む）

【課題】ＧａＮ単結晶体を成長させる際および成長させたＧａＮ単結晶体を基板状などに加工する際、ならびに基板状のＧａＮ単結晶体上に少なくとも１層の半導体層を形成して半導体デバイスを製造する際に、クラックの発生が抑制されるＧａＮ単結晶体およびその製造方法ならびに半導体デバイスおよびその製造方法を提供する。
【解決手段】本ＧａＮ単結晶体１０は、ウルツ型結晶構造を有し、３０℃において、弾性定数Ｃ₁₁が３４８ＧＰａ以上３６５ＧＰａ以下かつ弾性定数Ｃ₁₃が９０ＧＰａ以上９８ＧＰａ以下、または、弾性定数Ｃ₁₁が３５２ＧＰａ以上３６２ＧＰａ以下である。 （もっと読む）

【課題】異種基板と貼り合わせた窒化物系化合物半導体基板の一部を異種基板から除去することにより窒化物系化合物半導体層を異種基板上に製造する方法において、窒化物系化合物半導体層におけるリーク電流を低減する。
【解決手段】シリコン基板等の支持基板２０上に窒化ガリウム層３０を有する基板生産物１を製造する方法であって、窒化ガリウム基板１０の表面１０ａにイオン注入を行う工程と、表面１０ａを洗浄する工程と、表面１０ａと支持基板２０の表面２０ａとを互いに接合させる工程と、窒化ガリウム基板１０のうち表面１０ａを含む部分を層状に残して他の部分を除去することにより、窒化ガリウム層３０を支持基板２０上に形成する工程とを含む。表面１０ａを洗浄する工程の際、洗浄後の表面１０ａにおけるＦｅ，Ｃｒ，Ｎｉ，及びＳｉの密度を合計で１×１０^１８［ｃｍ^−３］以下とする。 （もっと読む）

【課題】引っ張り応力を高めたＧｅ膜を有する基板を提供する。
【解決手段】絶縁性基板である石英基板又はガラス基板上に、シリコン薄膜を備えるＳＯＩ基板を用意する工程と、ゲルマニウムを上記ＳＯＩ基板のシリコン薄膜の上にエピタキシャル成長させてゲルマニウム膜を形成する工程とを少なくとも含んでなるＧｅ膜付きＳＯＩ基板の製造方法を提供する。また、絶縁性基板である石英基板又はガラス基板上のシリコン薄膜を備えるＳＯＩ基板と、上記ＳＯＱ基板のシリコン薄膜の上にエピタキシャル成長させたゲルマニウム膜を備える半導体用Ｇｅ膜付きＳＯＩ基板を提供する。 （もっと読む）

本発明は、異種基板と、それを利用した窒化物系半導体素子及びその製造方法に関し、異種基板の無極性または半極性面に結晶成長モードを調節し、高品質の無極性または半極性窒化物層を形成するためのものである。無極性または半極性面のうち１つを有するベース基板を準備し、用意したベース基板の面に窒化物系結晶成長核層を形成する。結晶成長核層の上に第１バッファー層を成長させ、且つ、水平方向に比べて垂直方向にさらに速く成長させる。第１バッファー層上に水平成長層を成長させ、且つ、垂直方向に比べて水平方向にさらに速く成長させる。また、水平成長層上に第２バッファー層を成長させる。この際、第１バッファー層上の水平成長層と第２バッファー層との間に複数の孔を有する窒化シリコン層をさらに形成することができる。
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【課題】チャネル領域に歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】第一半導体からなる半導体基板１と、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート絶縁膜２を介したゲート電極３下のチャネル領域４と、チャネル領域４に隣接する不純物原子が注入されたソース／ドレイン拡散層領域５，６と、を有し、ソース／ドレイン拡散層領域５，６に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層７を含み、一軸歪み誘発層７の底部と半導体基板１との界面で格子不整合が起こっており、一軸歪み誘発層７を形成した際に生じる半導体基板１との格子整合に起因する歪みが緩和している。 （もっと読む）