光デバイス、半導体基板、光デバイスの製造方法、および半導体基板の製造方法
【課題】高品質な光デバイスをシリコン基板上にモノリシックに形成する。
【解決手段】シリコンを含むベース基板と、ベース基板上に設けられた複数のシード結晶と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体、または光の照射を受けて光電流を発生する受光半導体を含む光電半導体が形成されており、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタが形成されている光デバイスを提供する。
【解決手段】シリコンを含むベース基板と、ベース基板上に設けられた複数のシード結晶と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体、または光の照射を受けて光電流を発生する受光半導体を含む光電半導体が形成されており、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタが形成されている光デバイスを提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光デバイス、半導体基板、光デバイスの製造方法、および半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、青、緑、および赤の光を放射する３個のＬＥＤのスタックが、シリコンに格子整合し、シリコン基板の上に形成された窒化ＩＩＩ−Ｖ化合物半導体材料を含むＬＥＤを備えたフルカラーディスプレイ用の画素が記載されている。
（特許文献１）特開平８−２７４３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体基板内で大量のデータを高速に通信することを目的として、同一半導体基板内での局所光通信を実現する技術が求められている。光通信における伝送速度は、発光デバイスおよび受光デバイスなどの光デバイスの性能に依存する。高速に動作するトランジスタでディスクリートタイプの光デバイスを制御することにより、高速光通信を実現することができる。
【０００４】
ところが、高速に動作するトランジスタでディスクリートタイプの光デバイスを制御する場合には、トランジスタと光デバイスとの間の配線が長くなるので、光デバイスのスイッチング速度の向上、ならびに、回路の小型化が困難であった。高価なＧａＡｓ等の化合物半導体基板上にモノリシックに光デバイスおよびトランジスタを形成することにより、小型化を実現することができる。しかし、安価なシリコン等の半導体基板上にモノリシックに形成した光デバイスおよびトランジスタにより高速光通信に適した性能を実現することはできなかった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、シリコンを含むベース基板と、ベース基板上に設けられた複数のシード結晶と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体、または光の照射を受けて光電流を発生する受光半導体を含む光電半導体が形成されており、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタが形成されている光デバイスが提供される。
【０００６】
ヘテロ接合トランジスタは、発光半導体に駆動電流を供給するか、または光電流を増幅する。当該光デバイスは、ベース基板の上方に形成され、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、複数のシード結晶が、複数の開口の内部に形成されている。
【０００７】
複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であり、発光半導体および受光半導体が、３−５族化合物半導体である。光電半導体は、Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、第１伝導型半導体および第２伝導型半導体の間に形成された、第１伝導型半導体および第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体とを有する。
【０００８】
当該光デバイスは、ベース基板のシリコンからなる領域に形成されたシリコンデバイスをさらに備え、光電半導体は、シリコンデバイスと電気的に結合されている。光電半導体が発光半導体を有する場合に、シリコンデバイスは、発光半導体に駆動電流を供給し、光電半導体が受光半導体を有する場合に、シリコンデバイスは、光電流を増幅する。光電半導体は、ヘテロ接合トランジスタを介してシリコンデバイスに電気的に結合されている。
【０００９】
光電半導体が発光半導体を有する場合に、シリコンデバイスは、ヘテロ接合トランジスタを制御する制御信号を出力し、光電半導体が受光半導体を有する場合に、シリコンデバイスは、ヘテロ接合トランジスタが出力する電気信号を増幅する。
【００１０】
本発明の第２の態様においては、シリコンを含むベース基板と、ベース基板の上方に設けられた複数のシード結晶と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つが、供給される駆動電流に応じて光を出力する発光半導体となり得る半導体、または光の照射を受けて光電流を発生する受光半導体となり得る半導体を含む光電半導体を有する半導体であり、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体が、ヘテロ接合トランジスタが形成され得る半導体である半導体基板が提供される。
【００１１】
ヘテロ接合トランジスタは、発光半導体に駆動電流を供給するか、または光電流を増幅する。当該半導体基板は、ベース基板の上方に形成され、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、複数のシード結晶が、複数の開口の内部に形成されている。複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。
【００１２】
ベース基板と複数のシード結晶とが接しており、ベース基板と複数のシード結晶との界面に接して、ベース基板内に、組成がＣｘ３Ｓｉｙ３Ｇｅｚ３Ｓｎ１−ｘ３−ｙ３−ｚ３（０≦ｘ３＜１、０＜ｙ３≦１、０≦ｚ３≦１、かつ０＜ｘ３＋ｙ３＋ｚ３≦１）である界面領域を含み、複数のシード結晶のシリコン組成ｙ１よりも界面領域のシリコン組成ｙ３が大きい。光電半導体が、Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、第１伝導型半導体および第２伝導型半導体の間に形成された、第１伝導型半導体および第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体とを有する。複数の３−５族化合物半導体のそれぞれが、供給される駆動電流に応じて光を出力し得る発光半導体または光の照射を受けて光電流を発生し得る受光半導体を有する光電半導体、および、ヘテロ接合トランジスタが形成され得る半導体である。
【００１３】
本願発明の第３の態様においては、シリコンを含むベース基板上に複数のシード結晶を形成する段階と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体または光の照射を受けて光電流を発生する受光半導体を含む光電半導体を形成する段階と、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタを形成する段階と、光電半導体とヘテロ接合トランジスタとを接続する段階とを備える光デバイスの製造方法が提供される。
【００１４】
当該光デバイスの製造方法は、ベース基板のシリコンからなる領域にシリコンデバイスを形成する段階と、シリコンデバイスを覆う保護膜をベース基板の上方に形成し、保護膜にベース基板の少なくとも一部を露出する開口を形成する段階とをさらに備え、複数のシード結晶を形成する段階においては、開口の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である複数のシード結晶を形成し、光電半導体を形成する段階およびヘテロ接合トランジスタを形成する段階の後に、保護膜の少なくとも一部を除去して、シリコンデバイスの少なくとも一部を露出する段階と、発光半導体、受光半導体、およびヘテロ接合トランジスタから選択された少なくとも１つとシリコンデバイスとを結合する段階とをさらに備える。
【００１５】
シリコンデバイスを形成する段階の後において、シリコンデバイスの温度を６００℃以下に保つ。複数のシード結晶は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。複数のシード結晶を形成する段階においては、ベース基板上に複数のシード結晶を互いに離して形成する。
【００１６】
当該光デバイスの製造方法は、複数のシード結晶をアニールする段階をさらに備え、複数のシード結晶を形成する段階、および、複数のシード結晶をアニールする段階において、ベース基板を大気に曝露することなく実施する。複数のシード結晶をアニールする段階、および、複数の３−５族化合物半導体を結晶成長させる段階を、ベース基板を大気に曝露することなく実施する。
【００１７】
本願発明の第４の態様においては、シリコンを含むベース基板の上方に複数のシード結晶を形成する段階と、複数のシード結晶をアニールする段階と、複数のシード結晶のそれぞれに格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階とを備え、複数の３−５族化合物半導体を結晶成長させる段階においては、アニールされた複数のシード結晶のそれぞれに、Ｐ型またはＮ型の第１伝導型の不純物を含む複数の第１伝導型第１半導体を結晶成長させ、複数の第１伝導型第１半導体のそれぞれに、複数の第１伝導型第１半導体と反対の伝導型を示す不純物を含む複数の第２伝導型半導体を結晶成長させ、複数の第２伝導型半導体のそれぞれに、複数の第１伝導型第１半導体と同じ伝導型を示す不純物を含む複数の第１伝導型第２半導体を結晶成長させる半導体基板の製造方法が提供される。
【００１８】
当該半導体基板の製造方法は、複数のシード結晶を形成する段階の前に、ベース基板の上方に、ベース基板の少なくとも一部を露出する開口を有し、結晶成長を阻害する阻害層を形成する段階をさらに備え、複数のシード結晶を形成する段階においては、開口の内部で複数のシード結晶を選択エピタキシャル成長させ、複数の３−５族化合物半導体を結晶成長させる段階においては、複数の第１伝導型第１半導体、複数の第２伝導型半導体、および複数の第１伝導型第２半導体を選択エピタキシャル成長させる。
【図面の簡単な説明】
【００１９】
【図１】半導体基板１００の断面の一例を示す。
【図２】半導体基板１００の製造過程における断面例を示す。
【図３】半導体基板１００の製造過程における断面例を示す。
【図４】半導体基板１００の製造過程における断面例を示す。
【図５】半導体基板１００の製造過程における断面例を示す。
【図６】光デバイス６００の断面の一例を示す。
【図７】光デバイス６００の製造過程における断面例を示す。
【図８】半導体基板８００の断面の一例を示す。
【図９】半導体基板８００の製造過程における断面例を示す。
【図１０】半導体基板８００の製造過程における断面例を示す。
【図１１】光デバイス１１００の断面の一例を示す。
【図１２】光デバイス１１００の製造過程における断面例を示す。
【図１３】光デバイス１１００の製造過程における断面例を示す。
【図１４】光デバイス１４００の断面の一例を示す。
【図１５】光デバイス１４００の製造過程における断面例を示す。
【図１６】光デバイス１４００の製造過程における断面例を示す。
【図１７】光デバイス１４００の製造過程における断面例を示す。
【図１８】光デバイス１８００の断面の一例を示す。
【図１９】光デバイス１８００の製造過程における断面例を示す。
【図２０】光デバイス１８００の製造過程における断面例を示す。
【図２１】素子Ｐ０１に駆動電流を印加した場合の発光を観測した結果を示す。
【図２２】素子Ｐ０１にレーザー光を入射させたときの光電流を観測した結果を示す。
【図２３】実施例５の半導体基板におけるシリコン基板／Ｇｅ結晶界面近傍の断面ＳＥＭ写真を示す。
【図２４】図２３の解析領域におけるエネルギー分散型蛍光Ｘ線分析の結果を示す。
【発明を実施するための形態】
【００２０】
図１は、半導体基板１００の断面の一例を示す。半導体基板１００は、ベース基板１０２、阻害層１０４、シード結晶１０６、バッファ層１０８、半導体１１２、および半導体１１４を備える。
【００２１】
ベース基板１０２は、シリコンを含む基板である。シリコンを含む基板として表面がシリコンである基板が挙げられる。ベース基板１０２は、例えば、Ｓｉ基板、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板である。ベース基板１０２は、単一の基板であってよい。半導体基板１００は、ベース基板１０２の上に、シード結晶１０６を複数有し、当該複数のシード結晶１０６ごとに、バッファ層１０８、半導体１１２、および半導体１１４を備えてもよい。
【００２２】
阻害層１０４は、ベース基板１０２の上に形成されている。阻害層１０４は、ベース基板１０２の少なくとも一部の領域を露出する複数の開口１０５を有する。阻害層１０４は、結晶成長を阻害する。例えば、エピタキシャル成長法により半導体の結晶が成長する場合に、阻害層１０４の表面では、半導体の結晶がエピタキシャル成長することが阻害されるので、半導体の結晶は開口１０５において選択的にエピタキシャル成長する。
【００２３】
阻害層１０４は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層またはこれらを積層した層である。阻害層１０４の厚みは、例えば０．０５以上５μｍ以下である。阻害層１０４は、例えば、熱酸化法、ＣＶＤ法等により形成される。
【００２４】
シード結晶１０６は、ベース基板１０２の上に形成される。シード結晶１０６は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であってよい。シード結晶１０６は、例えば、Ｇｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶である。シード結晶１０６は、その上に形成されるバッファ層１０８、半導体１１２および半導体１１４の結晶成長に適したシード面を提供する。シード結晶１０６は、ベース基板１０２の表面に存在する不純物が、バッファ層１０８、半導体１１２および半導体１１４の結晶性に悪影響を及ぼすことを抑制する。シード結晶１０６は、複数の層を含んでよい。シード結晶１０６は、バッファ層１０８、またはバッファ層１０８および半導体１１２に代えて、その機能を兼ね備えてよい。
【００２５】
シード結晶１０６は、ベース基板１０２と接して形成される。ベース基板１０２とシード結晶１０６との界面に接して、ベース基板１０２は、組成がＣｘ３Ｓｉｙ３Ｇｅｚ３Ｓｎ１−ｘ３−ｙ３−ｚ３（０≦ｘ３＜１、０＜ｙ３≦１、０≦ｚ３≦１、かつ０＜ｘ３＋ｙ３＋ｚ３≦１）である界面領域を含んでよい。シード結晶１０６のシリコン組成ｙ１と、界面領域のシリコン組成ｙ３とは、ｙ３＞ｙ１の関係を満足する。
【００２６】
シード結晶１０６は、例えば、エピタキシャル成長法により形成される。シード結晶１０６は、例えば、化学気相成長法（ＣＶＤ法と称する。）、有機金属気相成長法（ＭＯＣＶＤ法と称する。）、分子線エピタキシ法（ＭＢＥ法と称する。）、または原子層成長法（ＡＬＤ法と称する。）により形成される。例えば、ベース基板１０２の上に熱酸化法により阻害層１０４が形成され、エッチング等のフォトリソグラフィ法により、ベース基板１０２の表面に到達する開口１０５が阻害層１０４に形成されてから、ＣＶＤ法により当該開口１０５の内部に選択的にシード結晶１０６がエピタキシャル成長する。
【００２７】
シード結晶１０６は、アニールされることが好ましい。シード結晶１０６の内部には、ベース基板１０２とシード結晶１０６との格子定数の違い等により、転位等の格子欠陥が発生する場合がある。上記欠陥は、例えば、シード結晶１０６を加熱してアニールを施すことにより、シード結晶１０６の内部を移動する。シード結晶１０６の内部を移動する欠陥は、シード結晶１０６の界面またはシード結晶１０６の内部にあるゲッタリングシンク等に捕捉される。即ち、シード結晶１０６にアニールを施すことにより、シード結晶１０６の欠陥が低減し、シード結晶１０６の結晶性が向上する。シード結晶１０６は、非晶質または多結晶のＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）をアニールして形成してもよい。
【００２８】
バッファ層１０８は、例えば半導体である。バッファ層１０８は、シード結晶１０６の上に形成される。バッファ層１０８は、単層または多層の半導体層によって構成される。例えば、バッファ層１０８は、組成の異なる複数の半導体層によって構成される。バッファ層１０８は、４族半導体または３−５族化合物半導体であってよい。４族半導体のバッファ層１０８は、シード結晶１０６を兼ねることができる。
【００２９】
バッファ層１０８は、例えば、シード結晶１０６に格子整合または擬格子整合する半導体層である。バッファ層１０８は、上層に形成される半導体層と、ベース基板１０２との格子間距離を整合させる緩衝層として機能する半導体層であってもよい。バッファ層１０８は、シード結晶１０６に残留する欠陥に起因する格子欠陥等を更に低減して、その上に形成される半導体層に、格子整合性の良好な結晶面を提供する。バッファ層１０８は、ベース基板１０２の表面に残留する不純物により、ベース基板１０２の上に形成される半導体素子の特性が劣化するのを防ぐことができる。
【００３０】
本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの、またはＧｅとＩｎＧａＰとの格子緩和限界厚さ内での積層状態は、擬格子整合と呼ばれる。
【００３１】
バッファ層１０８は、エピタキシャル成長法により形成される。例えば、エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００３２】
半導体１１２は、Ｐ型またはＮ型の第１伝導型を示す不純物を含む半導体である。半導体１１２は、バッファ層１０８の上に形成される。半導体１１２は、バッファ層１０８に格子整合または擬格子整合する。つまり、半導体１１２は、バッファ層１０８を介して、シード結晶１０６に格子整合または擬格子整合する半導体層である。
【００３３】
半導体１１２は、４族半導体または３−５族化合物半導体であってよい。４族の半導体１１２は、例えば、Ｇｅ、ＳｉＧｅ、ＧｅＳｎ等である。４族の半導体１１２は、シード結晶１０６およびバッファ層１０８を兼ねることができる。半導体１１２は、組成、ドーピング濃度、および厚さの異なる複数の半導体層から構成される積層体であってよい。
【００３４】
半導体１１４は、半導体１１２と反対の伝導型の第２伝導型を示す不純物を含む。例えば、半導体１１２がＰ型の不純物を含む場合には、半導体１１４はＮ型の不純物を含む。半導体１１２がＮ型の不純物を含む場合には、半導体１１４はＰ型の不純物を含む。半導体１１４は、例えば、半導体１１２に接して形成される。
【００３５】
半導体１１４は、半導体１１２と格子整合または擬格子整合している。半導体１１２がバッファ層１０８と格子整合または擬格子整合しているので、半導体１１４は、バッファ層１０８と半導体１１２を介して、シード結晶１０６に格子整合または擬格子整合する。半導体１１４は、４族半導体または３−５族化合物半導体であってよい。４族の半導体１１４は、例えば、Ｇｅ、ＳｉＧｅ、ＧｅＳｎ等である。半導体１１４は、半導体１１２と異なる伝導型を有する。半導体１１４は、組成、ドーピング濃度、および厚さの異なる複数の半導体層から構成される積層体であってよい。
【００３６】
半導体基板１００は、例えば、半導体１１２と半導体１１４との間の半導体接合界面１２２の近傍に、空間電荷領域を含む低キャリア濃度半導体を有する。当該低キャリア濃度半導体のキャリア濃度は、半導体１１２および半導体１１４のキャリア濃度よりも低い。当該空間電荷領域は、一例として、半導体１１２および半導体１１４のキャリア濃度が１．０×１０１８ｃｍ−３以上である場合には、電子濃度と正孔濃度との差に相当する有効キャリア濃度が１．０×１０１６ｃｍ−３以下となる空乏層である。
【００３７】
具体的には、半導体１１２および半導体１１４がそれぞれ異なる伝導型を有するので、半導体１１４と半導体１１２との間の半導体接合界面１２２にＰＮ接合が形成され、その近傍に空乏層が形成される。半導体１１２および半導体１１４が形成したＰＮ接合に順電圧を印加すると、Ｎ型半導体から電子が、Ｐ型半導体から正孔が空乏層に移動して、電子と正孔が再結合することによって光が発せられる。従って、半導体基板１００においては空乏層を含む低キャリア濃度半導体が発光部となる。当該低キャリア濃度半導体を有する半導体基板１００は、発光素子を有する光デバイスの形成に用いることができる。
【００３８】
一方、上記の空乏層に光が入射すると、結晶格子に結合されていた電子が結合を解き放たれて自由電子となり、自由な電子あるいは正孔が発生する。この場合、空乏層を含む低キャリア濃度半導体が受光部となる。当該低キャリア濃度半導体を有する半導体基板１００は、受光素子を有する光デバイスの形成に用いることができる。
【００３９】
半導体基板１００は、半導体１１２と半導体１１４との間に、組成、ドーピング濃度、および膜厚の異なる複数の半導体層から構成される積層体を有してもよい。例えば、半導体基板１００は、Ｐ型の半導体１１２とＮ型の半導体１１４との間に、低キャリア濃度半導体としてのＩ型半導体層を有する。Ｐ型の半導体１１２、Ｉ型半導体層、およびＮ型の半導体１１４により、ＰＩＮ接合が形成される。
【００４０】
半導体１１２および半導体１１４は、エピタキシャル成長法により形成される。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００４１】
図２から図５は、半導体基板１００の製造過程における断面例を示す。以下、図面を用いて半導体基板１００の製造方法を説明する。半導体基板１００の製造方法は、ベース基板の少なくとも一部を露出する開口を有する阻害層を形成する工程と、ベース基板の上にシード結晶を形成する工程と、シード結晶をアニールする工程と、第１の伝導型を有する半導体１１２を形成する工程と、第１の伝導型と反対の伝導型の第２の伝導型を有する半導体１１４を形成する工程とを備える。半導体１１２を形成する工程と半導体１１４を形成する工程との間に、低キャリア濃度半導体を形成する工程をさらに備えてもよい。
【００４２】
阻害層を形成する工程において、図２に示すように、ベース基板１０２の上に、ベース基板１０２に達する開口１０５を有する阻害層１０４を形成する。まず熱酸化法によって、ベース基板１０２の全面に酸化シリコン膜を形成する。次にエッチング等のフォトリソグラフィ法により、酸化シリコン膜に、ベース基板１０２の表面に到達する開口１０５を形成する。以上の手順により、阻害層１０４が完成する。阻害層１０４は、複数の開口１０５を有してもよい。
【００４３】
シード結晶を形成する工程において、図３に示すように、開口１０５の内部に、選択エピタキシャル成長法によりシード結晶１０６を形成する。シード結晶１０６は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。シード結晶１０６は、例えばＣＶＤ法によりＧｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶をエピタキシャル成長させることにより形成される。複数の開口１０５を有する阻害層１０４が形成される場合に、複数の開口１０５のそれぞれの内部に、シード結晶１０６が形成される。
【００４４】
シード結晶を形成する工程においては、ベース基板１０２の上にシード結晶１０６の膜を形成して、エッチング等フォトリソグラフィ法によって、シード結晶１０６をパターニングすることにより、阻害層１０４を形成することなく、島状のシード結晶１０６が形成してもよい。この場合に、シード結晶１０６を互いに離して島状に複数形成してもよい。
【００４５】
シード結晶をアニールする工程において、図４に示すように、シード結晶１０６を加熱してアニールする。シード結晶１０６の内部において、ベース基板１０２とシード結晶１０６との間の格子定数の違い等により発生した転位等の格子欠陥は、アニールにより低減される。その結果、シード結晶１０６の結晶性は向上する。上記シード結晶を形成する工程、および、シード結晶をアニールする工程は、ベース基板１０２を大気に曝露することなく実施される。例えば、二つの工程は、同一装置の同一チャンバー内において実施される。二つの工程がそれぞれ異なるチャンバーにおいて実施され、ベース基板１０２のチャンバー間の移送が大気に曝露することなく実施されてもよい。
【００４６】
シード結晶をアニールする工程において、複数段階に分けてシード結晶１０６をアニールしてもよい。例えば、シード結晶１０６の融点に達しない温度で高温アニールを実施した後、高温アニールの温度より低い温度で低温アニールを実施する。このような２段階のアニールを、複数回繰り返してもよい。高温アニールの温度および時間は、シード結晶１０６がＳｉｘＧｅ１−ｘ（０≦ｘ＜１）を有する場合には、例えば、８５０〜９００℃で２〜１０分間である。低温アニールの温度および時間は、例えば、６５０〜７８０℃で２〜１０分間である。このような２段階アニールを、例えば、１０回繰り返す。
【００４７】
第１の伝導型を有する半導体１１２を形成する工程および第２の伝導型を有する半導体１１４を形成する工程においては、半導体１１２および半導体１１４を順次形成する。具体的には、まず、図５に示すように、シード結晶１０６の上にバッファ層１０８を選択エピタキシャル成長する。続いて、図１に示すように、バッファ層１０８の上に、半導体１１２および半導体１１４を順次選択エピタキシャル成長する。複数のシード結晶１０６を形成した場合に、複数のシード結晶１０６のそれぞれに、バッファ層１０８、半導体１１２、および半導体１１４を形成してもよい。
【００４８】
バッファ層１０８、半導体１１２、および半導体１１４は、シード結晶１０６に格子整合または擬格子整合する半導体層である。バッファ層１０８、半導体１１２、および半導体１１４は、４族半導体または３−５族化合物半導体であってよい。バッファ層１０８は、シード結晶１０６に残留する欠陥に起因する格子欠陥等を更に低減して、その上に形成される半導体１１２および半導体１１４に、格子整合性の良好な結晶面を提供する。バッファ層１０８は、リーク電流を抑制することができる。半導体１１２と半導体１１４との間にはＰＮ接合が形成され、半導体１１２と半導体１１４との間の半導体接合界面１２２の近傍に、半導体１１２および半導体１１４のキャリア濃度よりもキャリア濃度が低い空間電荷領域が形成される。
【００４９】
バッファ層１０８、半導体１１２、および半導体１１４は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ等の３−５族化合物半導体である。３−５族化合物半導体は、ＭＯＣＶＤ法を用いてエピタキシャル成長される。エピタキシャル成長は、例えば、次のようにして行われる。まず、ＭＯＣＶＤ炉内を高純度水素で十分置換した後、シード結晶１０６を有するベース基板１０２の加熱が開始される。結晶成長時の基板温度は、４５０℃から８００℃であってよい。ベース基板１０２が適切な温度に安定したところで炉内に砒素原料または燐原料が導入される。続いてガリウム原料、アルミニウム原料またはインジウム原料が導入されて、エピタキシャル成長が実施される。
【００５０】
３族元素原料として、例えば、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）等が使用され、５族元素原料ガスとして、例えば、アルシン（ＡｓＨ３）、ターシャリブチルアルシン（（ＣＨ３）３ＣＡｓＨ２）、ホスフィン（ＰＨ３）、ターシャリブチルホスフィン（（ＣＨ３）３ＣＰＨ２）等が使用される。エピタキシャル成長条件は、例えば、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１〜３μｍ／ｈｒである。原料のキャリアガスとして、高純度水素が用いられてよい。
【００５１】
エピタキシャル成長は、一例として以下の条件により行われる。反応炉内圧力０．１ａｔｍ、成長温度５５０℃、成長速度０．１〜１μｍ／ｈｒの条件で、３０ｎｍ程度のＧａＡｓが積層されて、いったん中断される。その後、砒素原料雰囲気が維持された状態で成長温度が６５０℃まで昇温され、再び反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１〜３μｍ／ｈｒの条件でエピタキシャル成長が行われる。原料のキャリアガスとして、高純度水素が用いられてよい。
【００５２】
シード結晶をアニールする工程、半導体１１２を形成する工程、および半導体１１４を形成する工程は、ベース基板１０２を大気に曝露することなく実施される。例えば、二つの工程は同一装置の同一チャンバー内において実施される。二つの工程をそれぞれ異なるチャンバーにおいて実施し、ベース基板１０２を大気に曝露することなくチャンバー間で移送してもよい。以上の工程を経て、半導体基板１００が完成する。
【００５３】
図６は、光デバイス６００の断面の一例を示す。光デバイス６００は、半導体基板１００を用いて製造できる光デバイスの一例である。光デバイス６００は、ベース基板１０２、阻害層１０４、シード結晶１０６、バッファ層１０８、半導体１１２、半導体１１４、電極６３２、および電極６３４を備える。図６は、一つの素子Ｐ０１を備える光デバイス６００を示すが、光デバイス６００は複数の素子Ｐ０１を含んでよい。光デバイス６００は、半導体１１２と半導体１１４との間の半導体接合界面１２２の近傍に、空乏層などの空間電荷領域を含む低キャリア濃度半導体を有する。以下、図面を用いて光デバイス６００を説明するが、半導体基板１００と重複する構成要素については、説明を省略する。
【００５４】
電極６３２および電極６３４は、それぞれ半導体１１２と半導体１１４に接して形成され、半導体１１２および半導体１１４を外部回路に接続する。電極６３２および電極６３４は、導電性材料によって形成される。電極６３２および電極６３４は、例えば金属によって形成される。電極６３２および電極６３４の材料は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕ、ＡｕＺｎ、ＡｕＮｉ、またはＡｕＣｒである。電極６３２および電極６３４は、上記導電性材料の積層構造を有してよい。電極６３２および電極６３４は、例えば、スパッタ法、真空蒸着法により形成される。
【００５５】
図７は、光デバイス６００の製造過程における断面例を示す。光デバイス６００は、半導体基板１００を用いて、図７に示すように、半導体１１４のメサを形成してから、図６に示すように、電極６３４および電極６３２を形成することによって、完成する。半導体１１４のメサは、エッチング等フォトリソグラフィ法により形成される。
【００５６】
電極６３４は、次のように形成される。まず、フォトリソグラフィ法により、電極６３４を形成すべき部位に開口を有するレジストマスクを形成する。続いて、レジストマスクの上に電極用金属を蒸着する。最後にレジストをリフトオフすることにより、電極６３４が完成する。電極６３２も、同様に形成される。電極６３４および電極６３２は、同時に形成されてもよい。また、リフトオフ法により電極６３４を半導体１１４の上に形成し、エッチング等フォトリソグラフィ法により半導体１１４のメサを形成した後に、電極６３２を形成してもよい。
【００５７】
例えば、半導体１１４がＰ型半導体であって、半導体１１２がＮ型半導体である場合に、半導体１１２と半導体１１４との間にＰＮ接合が形成され、その近傍に空間電荷領域を含む低キャリア濃度半導体が形成される。電極６３４と電極６３２との間に順電圧が印加されると、半導体１１２から電子が、半導体１１４から正孔が当該空間電荷領域に移動して、電子と正孔が再結合することによって光が発せられる。この場合、低キャリア濃度半導体は、光を発する発光部となり、光デバイス６００は発光素子として機能する。一方、空間電荷領域の近傍に、光が入射することにより、結晶格子に結合されていた電子が結合を解き放たれて自由電子となり、自由な電子あるいは正孔が発生する。この場合には、低キャリア濃度半導体は、光電流を生成する受光部となり、光デバイス６００は受光素子として機能する。
【００５８】
半導体１１４および半導体１１２は、各々、組成、ドーピング濃度、および厚さの異なる複数の半導体層の積層体であってよい。また、光デバイス６００は、半導体１１４と半導体１１２との間に、有限の厚さを有し、組成、ドーピング濃度、および膜厚の異なる複数の半導体層から構成される積層体を有してもよい。
【００５９】
上記において、ＰＮ接合を有する光デバイス６００の一例を説明したが、上記発光部は、ＰＮ接合ＬＥＤ（発光ダイオード）、ＬＤ（レーザーダイオード）、ＶＣＳＥＬ（垂直共振器面発光レーザ）であってよい。上記受光部は、ＰＮダイオード、ＰＩＮダイオード、ＭＳＭ（金属−半導体−金属接合）ダイオード、アバランシェフォトダイオード、ＣＣＤあるいはＭＯＳ等の光センサー、または太陽電池であってよい。
【００６０】
図８は、他の実施形態である半導体基板８００の断面の一例を示す。半導体基板８００は、ベース基板８０２、阻害層８０４、シード結晶８０６、バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６を備える。半導体基板８００の構成要素のうち、ベース基板８０２は、半導体基板１００におけるベース基板１０２に対応し、同様の構成を有する。阻害層８０４は、阻害層１０４に対応し、同様の構成を有する。シード結晶８０６は、シード結晶１０６に対応し、同様の構成を有する。バッファ層８０８は、バッファ層１０８に対応し、同様の構成を有してよい。従って、半導体基板８００において、半導体基板１００と同様の構成について、説明を省略する。
【００６１】
半導体基板８００は、単一のベース基板８０２の上に、複数のシード結晶８０６を有してよい。シード結晶８０６ごとに、バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６が設けられている。バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６は、エピタキシャル成長法により形成される。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００６２】
半導体８１２、半導体８１４、および半導体８１６は、順次バッファ層８０８の上に形成される。半導体８１２、半導体８１４および半導体８１６は、バッファ層８０８を介して、シード結晶８０６に格子整合または擬格子整合する。半導体８１２、半導体８１４および半導体８１６は、４族半導体または３−５族化合物半導体であってよい。当該３−５族化合物半導体は、ヘテロ接合トランジスタが形成可能な３−５族化合物半導体であってよい。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ，ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、またはＩｎＧａＮである。上記ヘテロ接合トランジスタは、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、ｐ−ＨＥＭＴ（擬格子整合高電子移動度トランジスタ）、ＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）等であってよい。
【００６３】
半導体８１２、半導体８１４、および半導体８１６は、ＮＰＮ型接合を有するヘテロ接合トランジスタを形成してよい。また、半導体８１２、半導体８１４、および半導体８１６は、ＰＮＰ型接合を有するヘテロ接合トランジスタを形成してよい。半導体８１２、半導体８１４、および半導体８１６は、半導体接合界面８２４および半導体接合界面８２６の近傍に低キャリア濃度半導体を有してもよい。
【００６４】
半導体８１２、半導体８１４、および半導体８１６は、各々、組成、ドーピング濃度、および半導体層厚の異なる複数の半導体層から構成される積層体であってもよい。例えば、半導体接合界面８２４または半導体接合界面８２６において、半導体８１２と半導体８１４との間、または、半導体８１４と半導体８１６との間に挟まれ、有限の厚さを有し、組成、ドーピング濃度、および膜厚の異なる複数の半導体層から構成される積層体が設けられる。
【００６５】
図９と図１０は、半導体基板８００の製造過程における断面例を示す。以下、図面を用いて半導体基板８００の製造方法を説明する。半導体基板８００の製造方法は、半導体基板１００の製造方法と同様に、ベース基板８０２の上に開口を有する阻害層８０４を形成する工程と、ベース基板８０２の上にシード結晶８０６を形成する工程と、シード結晶８０６をアニールする工程と、第１伝導型の半導体８１２を形成する工程と、第１伝導型と反対の伝導型の第２伝導型の半導体８１４を形成する工程と、第１伝導型の半導体８１６を形成する工程とを備える。
【００６６】
半導体８１２を形成する工程と半導体８１４を形成する工程との間、および、半導体８１４を形成する工程と半導体８１６を形成する工程との間に、低キャリア濃度半導体を形成する工程をさらに備えてもよい。以下の説明において、半導体基板１００の製造方法と同じプロセスの説明は省略される。
【００６７】
阻害層８０４を形成する工程において、図９に示すように、ベース基板８０２の上に、ベース基板８０２に達する複数の開口８０５を有する阻害層８０４を形成する。例えば、熱酸化法によって、ベース基板８０２の全面に酸化シリコン膜を形成する。エッチング等のフォトリソグラフィ法により、酸化シリコン膜に、ベース基板８０２の表面に到達する複数の開口１０５を形成する。
【００６８】
シード結晶８０６を形成する工程において、複数の開口１０５のそれぞれの内部に、選択エピタキシャル成長法により、複数のシード結晶８０６が形成される。シード結晶８０６は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。また、ベース基板８０２の上にシード結晶８０６の膜を形成して、エッチング等フォトリソグラフィ法によって、シード結晶８０６をパターニングすることにより、阻害層８０４を形成することなく、互いに離れた複数の島状のシード結晶８０６を形成してもよい。
【００６９】
シード結晶８０６をアニールする工程において、図９に示すように、複数のシード結晶８０６を加熱してアニールする。上記シード結晶を形成する工程、および、シード結晶をアニールする工程を、ベース基板８０２を大気に曝露することなく実施してもよい。複数段階に分けてシード結晶８０６をアニールしてもよい。
【００７０】
半導体８１２を形成する工程、半導体８１４を形成する工程、および半導体８１６を形成する工程において、まず図１０に示すように、複数のシード結晶８０６のそれぞれに、バッファ層８０８を選択エピタキシャル成長し、更に図８に示すように、バッファ層８０８の上に、半導体８１２、半導体８１４、および半導体８１６を順次選択エピタキシャル成長する。
【００７１】
例えば、バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ等の３−５族化合物半導体である。この場合、３−５族化合物半導体は、ＭＯＣＶＤ法を用いてエピタキシャル成長される。エピタキシャル成長は、例えば次のように行われる。ＭＯＣＶＤ炉内が高純度水素で十分置換された後、シード結晶８０６を有するベース基板８０２の加熱を開始する。結晶成長時の基板温度は、４５０℃から８００℃であってよい。ベース基板８０２が適切な温度に安定したところで炉内に砒素原料または燐原料を導入する。続いてガリウム原料、アルミニウム原料またはインジウム原料を導入して、３−５族化合物半導体をエピタキシャル成長させる。
【００７２】
３族元素原料として、例えば、トリメチルガリウム（ＴＭＧ）およびトリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）を使用し、５族元素原料ガスとして、例えば、アルシン（ＡｓＨ３）、ターシャリブチルアルシン（（ＣＨ３）３ＣＡｓＨ２）、ホスフィン（ＰＨ３）、ターシャリブチルホスフィン（（ＣＨ３）３ＣＰＨ２）を使用する。ドナー不純物元素として、Ｓｉ、Ｓ、Ｓｅ、またはＴｅを添加してよい。アクセプタ不純物元素として、Ｃ、Ｍｇ、またはＺｎを添加してよい。
【００７３】
エピタキシャル成長は、例えば、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度１〜３μｍ／ｈｒの条件で実施される。他の例において、エピタキシャル成長は、反応炉内圧力０．１ａｔｍ、成長温度５５０℃、成長速度０．１〜１μｍ／ｈｒの条件で実施され、３０ｎｍ程度のＧａＡｓが積層された後、いったん中断される。その後、砒素原料雰囲気を維持しつつ成長温度を６５０℃まで昇温し、再び反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１〜３μｍ／ｈｒの条件でエピタキシャル成長させてもよい。原料のキャリアガスとして、例えば高純度水素が用いられる。シード結晶８０６をアニールする工程、半導体８１２を形成する工程、半導体８１４を形成する工程、および半導体８１６を形成する工程は、ベース基板８０２を大気に曝露することなく実施してもよい。
【００７４】
図１１は、他の実施形態である光デバイス１１００の断面の一例を示す。光デバイス１１００は、半導体基板８００を用いて製造できる光デバイスの一例である。光デバイス１１００は、トランジスタＴ０１とトランジスタＴ０２とを備える。トランジスタＴ０１およびトランジスタＴ０２は、ヘテロ接合トランジスタであってよい。本実施態様において、トランジスタＴ０１とトランジスタＴ０２として、ヘテロ接合バイポーラトランジスタの例を説明するが、トランジスタＴ０１とトランジスタＴ０２は、ＨＥＭＴ（高電子移動度トランジスタ）、ｐ−ＨＥＭＴ（擬格子整合高電子移動度トランジスタ）、ＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）等であってもよい。以下の説明において、トランジスタＴ０１とトランジスタＴ０２として、ＮＰＮ型トランジスタの例を説明するが、ＰＮＰ型トランジスタであってもよい。
【００７５】
トランジスタＴ０１は、ベース基板８０２、阻害層８０４、シード結晶８０６、バッファ層８０８、Ｎ型半導体８１２、Ｐ型半導体８１４、Ｎ型半導体８１６、ベース電極１１４２、エミッタ電極１１４４、およびコレクタ電極１１４６を備える。トランジスタＴ０１は、半導体接合界面８２４および半導体接合界面８２６の近傍において、低キャリア濃度半導体を有する。例えば、低キャリア濃度半導体は、空乏層などの空間電荷領域を含む。
【００７６】
トランジスタＴ０１は、Ｎ型半導体８１２とＰ型半導体８１４との間に、Ｉ型半導体層を備えてよく、Ｐ型半導体８１４とＮ型半導体８１６との間に、Ｉ型半導体層を備えてもよい。また、Ｎ型半導体８１６は、ドナー不純物元素のドーピング濃度が異なる複数の半導体層の積層体であってもよい。トランジスタＴ０２は、トランジスタＴ０１と同様の構成を有してよい。従って、以下の説明において、トランジスタＴ０１と区別する必要がある場合を除き、トランジスタＴ０２についての説明が省略される。
【００７７】
Ｎ型半導体８１２は、トランジスタＴ０１のコレクタを形成してよい。Ｐ型半導体８１４は、トランジスタＴ０１のベースを形成してよい。Ｎ型半導体８１６は、トランジスタＴ０１のエミッタを形成してよい。
【００７８】
ベース電極１１４２は、ベースであるＰ型半導体８１４に接して形成され、Ｐ型半導体８１４を外部回路に接続する。ベース電極１１４２は、伝導性のある材料によって形成される。ベース電極１１４２は、金属によって形成される。ベース電極１１４２の材料は、例えば、ＡｕＺｎ、ＣｒＡｕ、Ｔｉ／Ｐｔ、Ｔｉ／Ｐｔ／Ａｕである。ベース電極１１４２は、例えば、スパッタ法、真空蒸着法により形成される。
【００７９】
エミッタ電極１１４４は、エミッタであるＮ型半導体８１６に接して形成され、Ｎ型半導体８１６を外部回路に接続する。エミッタ電極１１４４は、導電性材料によって形成される。エミッタ電極１１４４は、例えば金属で形成される。エミッタ電極１１４４の材料は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕである。エミッタ電極１１４４は、例えば、スパッタ法、真空蒸着法により形成される。
【００８０】
コレクタ電極１１４６は、コレクタであるＮ型半導体８１２に接して形成され、Ｎ型半導体８１２を外部回路に接続する。コレクタ電極１１４６は、導電性材料によって形成される。コレクタ電極１１４６は、例えば金属で形成される。コレクタ電極１１４６の材料は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕである。コレクタ電極１１４６は、例えば、スパッタ法、真空蒸着法により形成される。
【００８１】
トランジスタＴ０１およびトランジスタＴ０２は、通常のＨＢＴとして、そのスイッチング機能または増幅機能等を電気回路において利用することができる。トランジスタＴ０１およびトランジスタＴ０２を、供給される駆動電流に応じて光を出力する発光半導体を有する発光素子、または、光の照射を受けて光電流を発生する受光半導体を有する受光素子を含む光電半導体として機能させることもできる。
【００８２】
具体的には、エミッタであるＮ型半導体８１６とベースであるＰ型半導体８１４との間の半導体接合界面８２６には、ＰＮ接合が形成される。半導体接合界面８２６の近傍に空間電荷領域を含む低キャリア濃度半導体が生成される。当該空間電荷領域は、例えば空乏層である。Ｎ型半導体８１６とＰ型半導体８１４との間に形成されたＰＮ接合に順電圧を印加すると、Ｎ型半導体８１６から電子が、Ｐ型半導体８１４から正孔が当該低キャリア濃度半導体に移動して、電子および正孔が再結合することによって光が発せられる。つまり、Ｎ型半導体８１６、Ｐ型半導体８１４、および当該低キャリア濃度半導体が、供給される駆動電流に応じて光を出力する発光半導体として機能する。
【００８３】
同様に、ベースであるＰ型半導体８１４とコレクタであるＮ型半導体８１２との間の半導体接合界面８２４には、ＰＮ接合が形成される。半導体接合界面８２４の近傍に空間電荷領域を含む低キャリア濃度半導体が生成される。当該空間電荷領域は、例えば空乏層である。当該低キャリア濃度半導体に光が入射することにより、結晶格子に結合されていた電子が結合を解き放たれて自由電子となり、自由な電子あるいは正孔が発生する。つまり、Ｐ型半導体８１４、Ｎ型半導体８１２、および当該低キャリア濃度半導体が、光の照射を受けて光電流を発生する受光半導体として機能する。ベースであるＰ型半導体８１４とコレクタであるＮ型半導体８１２との間に、ノンドープの半導体層が設けられてもよい。この場合には、Ｐ型半導体８１４とＮ型半導体８１２との間にＰＩＮ接合が形成され、より高速の受光素子として利用できる。
【００８４】
上述のように、トランジスタＴ０１およびＴ０２が、発光素子として機能する場合には、トランジスタＴ０１とＴ０２のうち、一方のトランジスタのエミッタ−ベース間の半導体接合界面近傍の低キャリア濃度半導体が発光部であり、他方のトランジスタが当該低キャリア濃度半導体に駆動電流を供給するトランジスタである。また、トランジスタＴ０１およびＴ０２が、受光素子として機能する場合には、トランジスタＴ０１とＴ０２のうち、一方のトランジスタのベース−コレクタ間の半導体接合界面近傍の低キャリア濃度半導体が受光部であり、他方のトランジスタが当該低キャリア濃度半導体から生成される光電流を増幅するトランジスタである。
【００８５】
図１１に示す光デバイス１１００は、Ｔ０１とＴ０２の二つのトランジスタしか含まないが、より多くのトランジスタを含んでもよい。一部のトランジスタを発光素子および受光素子とする構造により、光デバイス１１００は、トランジスタＴ０１を形成する一つのプロセスによって、発光素子、受光素子、駆動用トランジスタ、増幅用トランジスタ等を同一ベース基板８０２にモノリシックに形成することができる。結果として、光デバイスの高集積化および高速化が達成される。
【００８６】
図１１に示す光デバイス１１００において、発光素子のような光デバイスとなる部分と、トランジスタのような電子デバイスとなる部分とが、共通するエピタキシャル半導体積層構造を構成する半導体８１２、半導体８１４、および半導体８１６により形成される。発光素子のような光デバイスとなる部分と、トランジスタのような電子デバイスとなる部分は、同一のベース基板８０２の上に形成された異なるエピタキシャル積層構造から形成されてもよい。例えば、半導体基板８００における半導体８１２、半導体８１４、および半導体８１６に、トランジスタが形成され、その上に複数の半導体層がエピタキシャル成長されて、当該半導体層に発光素子が形成されてもよい。
【００８７】
図１２および図１３は、光デバイス１１００の製造過程における断面例を示す。以下、図面を用いて、光デバイス１１００を製造する方法を説明する。
【００８８】
半導体基板８００を用いて、半導体８１６に接してエミッタ電極１１４４を形成する。例えば、エミッタ電極１１４４は、フォトリソグラフィ法により、半導体８１６の表面に、エミッタ電極１１４４を形成すべき部位に開口を有するレジストマスクを形成して、電極用金属を蒸着した後、レジストをリフトオフすることによって形成される。図１２に示すように、エッチング等のフォトリソグラフィ法により、エミッタメサを形成する。次に図１３に示すように、エッチング等のフォトリソグラフィ法により、コレクタメサを形成し、ベース電極１１４２を形成する。続いて図１１に示すように、コレクタ電極１１４６を形成する。なお、メサ形成と電極形成の順序は、上記の順序に限定されない。例えば、エミッタメサを形成した後に、エミッタ電極１１４４を形成してもよい。
【００８９】
以上、ＨＢＴのエミッタ−ベース接合を発光素子として、ＨＢＴのベース−コレクタ接合を受光素子とする例を説明したが、ｐ−ＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ−Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）のバッファ層にメタル電極を形成したＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔ−Ｍｅｔａｌ）構造の光ディテクターであってもよい。
【００９０】
図１４は、他の実施態様である光デバイス１４００の断面の一例を示す。光デバイス１４００は、ベース基板１４０２、保護膜１４０４、素子分離絶縁層１４７２、トランジスタＴ０１、トランジスタＴ０２、トランジスタＴ０３、トランジスタＴ０４、トランジスタＴ１１、トランジスタＴ１２、トランジスタＴ１３、およびトランジスタＴ１４を備える。トランジスタＴ０１、トランジスタＴ０２、トランジスタＴ０３およびトランジスタＴ０４は、光デバイス１１００におけるトランジスタＴ０１に対応し、同じ構成を有してよい。
【００９１】
トランジスタＴ１１、トランジスタＴ１２、トランジスタＴ１３およびトランジスタＴ１４は、活性領域がベース基板１４０２に含まれるシリコンに形成されているシリコンデバイスであってよい。本実施態様において、シリコンデバイスとして、Ｔ１１、Ｔ１２、Ｔ１３およびＴ１４のように、電界効果トランジスタが例示される。他に、シリコンデバイスは、ダイオード（ツェナーダイオードを含む）、トランジスタ、論理回路、スイッチ回路、アナログ回路、キャパシタ、インダクタ等を含む電子回路、および光導波路、光スイッチ、光分波／合波器等を含む光回路であってよい。
【００９２】
ベース基板１４０２は、光デバイス１１００におけるベース基板８０２に対応し、同様の構成を有してよい。保護膜１４０４は、シリコンデバイスＴ１１、Ｔ１２、Ｔ１３およびＴ１４を保護する絶縁膜である。また、保護膜１４０４は、トランジスタＴ０１、Ｔ０２、Ｔ０３およびＴ０４を形成するプロセスにおいては、阻害層の効果を有し、光デバイス１１００における阻害層８０４と同様の構成を有する。
【００９３】
トランジスタＴ０１は、ベース基板１４０２、保護膜１４０４、シード結晶１４０６、バッファ層１４０８、Ｎ型半導体１４１２、Ｐ型半導体１４１４、Ｎ型半導体１４１６、ベース電極１４４２、エミッタ電極１４４４、およびコレクタ電極１４４６を備える。シード結晶１４０６は、光デバイス１１００におけるシード結晶８０６に対応し、同様の構成を有する。バッファ層１４０８は、バッファ層８０８に対応し、同様の構成を有する。Ｎ型半導体１４１２、Ｐ型半導体１４１４およびＮ型半導体１４１６は、それぞれＮ型半導体８１２、Ｐ型半導体８１４およびＮ型半導体８１６に対応し、同様の構成を有する。ベース電極１４４２、エミッタ電極１４４４およびコレクタ電極１４４６は、それぞれベース電極１１４２、エミッタ電極１１４４およびコレクタ電極１１４６に対応して、同様の構成を有する。
【００９４】
本実施態様において、トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４は、ヘテロ接合バイポーラトランジスタとして例示されるが、ヘテロ接合電界効果トランジスタであってもよい。また、トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４の一部がヘテロ接合バイポーラトランジスタで、他がヘテロ接合電界効果トランジスタであってもよい。
【００９５】
トランジスタＴ１１は、ウェル１４５１、ソース１４５２、ゲート電極１４５４、ドレイン１４５６、およびゲート絶縁膜１４５８を備える。本実施態様の説明において、トランジスタＴ１１は、Ｐ型チャンネルを有する電界効果トランジスタとして例示されるが、トランジスタＴ１１は、Ｎ型チャンネルを有する電界効果トランジスタであってもよい。
【００９６】
トランジスタＴ１２は、ウェル１４６１、ドレイン１４６２、ゲート電極１４６４、ソース１４６６、およびゲート絶縁膜１４５８を備える。本実施態様の説明において、トランジスタＴ１２は、Ｎ型チャンネルを有する電界効果トランジスタとして例示されるが、トランジスタＴ１２は、Ｐ型チャンネルを有する電界効果トランジスタであってもよい。
【００９７】
トランジスタＴ１３は、トランジスタＴ１１またはトランジスタＴ１２と同様の構成を有する。トランジスタＴ１４は、トランジスタＴ１２またはトランジスタＴ１１と同様の構成を有する。
【００９８】
トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４は、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ１４と、同一のベース基板１４０２にモノリシックに形成される。トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４は、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３、およびＴ１４と、結合されて電気回路を形成してよい。
【００９９】
光デバイス１４００において、トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４のうち、何れかのトランジスタのエミッタ−ベース間の半導体接合界面近傍の空間電荷領域を含む低キャリア濃度半導体が、供給される駆動電流に応じて光を出力する発光部となる発光半導体であってよい。トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４のうち、何れかのトランジスタのベース−コレクタ間の半導体接合界面近傍の空間電荷領域を含む低キャリア濃度半導体が、光の照射を受けて光電流を発生する受光部となる受光半導体であってよい。
【０１００】
例えば、トランジスタＴ０２の半導体接合界面１４２６近傍の空間電荷領域が発光部であり、トランジスタＴ０１は当該発光部を駆動するスイッチであってよい。また、トランジスタＴ０３の半導体接合界面１４２４近傍の空間電荷領域が受光部であり、トランジスタＴ０４は当該受光部から供給される信号を増幅する増幅器であってよい。
【０１０１】
更に、トランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ１４のシリコンデバイスが発光部または受光部を形成する空間電荷領域の入出力回路を形成してよい。例えば、トランジスタＴ１１およびトランジスタＴ１２により、インバータ回路が形成される。当該インバータ回路を含むドライバ回路は、トランジスタＴ０２の発光部に駆動電流を供給するトランジスタＴ０１を制御する制御信号を出力してよい。また、トランジスタＴ１３およびトランジスタＴ１４は、トランジスタＴ０３の受光部から出力される電気信号を増幅する回路であってもよい。
【０１０２】
本実施形態において、上述のように、発光部を有するトランジスタＴ０２、受光部を有するトランジスタＴ０３、駆動用トランジスタＴ０１、増幅用トランジスタＴ０４、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３、およびＴ１４が同一のベース基板１４０２にモノリシックに形成される。その結果、ヘテロ接合化合物半導体により形成される光デバイスの高感度、高速動作の利点を維持しながら、回路の集積度が向上され、光デバイスの小型化が実現される。
【０１０３】
図１５から図１７は、光デバイス１４００の製造過程における断面例を示す。以下、図面を用いて光デバイス１４００の製造方法を説明する。光デバイス１４００の製造方法は、シリコンデバイスを形成する工程、保護膜および開口を形成する工程、シード結晶１４０６を形成する工程、シード結晶１４０６をアニールする工程、第１伝導型の半導体１４１２を形成する工程、第１伝導型と反対の伝導型の第２伝導型の半導体１４１４を形成する工程、第１伝導型の半導体１４１６を形成する工程、および、発光部、受光部、またはヘテロ接合トランジスタを形成する工程を備える。第１伝導型の半導体１４１２を形成する工程と第２伝導型の半導体１４１４を形成する工程との間、および、第２伝導型の半導体１４１４を形成する工程と第１伝導型の半導体１４１２を形成する工程との間に、低キャリア濃度半導体を形成する工程をさらに備えてもよい。
【０１０４】
シリコンデバイスを形成する工程において、図１５に示すように、シリコンを含むベース基板１４０２の上に、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ１４を形成する。当該シリコンデバイスにおいては、活性領域がシリコンに形成される。次に、ベース基板１４０２に、Ｎウェル１４５１と、Ｐウェル１４６１と、素子分離絶縁層１４７２とを形成する。ベース基板１４０２は、シリコン基板であってよい。
【０１０５】
Ｎウェル１４５１は、次のようにして形成される。まず、ベース基板１４０２の表面に、例えば熱酸化法によって酸化シリコン膜を形成する。次に、エッチング等フォトリソグラフィ法によりＮウェル形成予定部の酸化シリコン膜に開口を形成する。当該酸化シリコン膜をマスクとしてリン（Ｐ）等の５族元素イオンを注入することで、Ｎウェル１４５１が形成される。Ｐウェル１４６１は、Ｎウェルと同様な方法で、ボロン（Ｂ）等の３族元素イオンを注入することで形成される。
【０１０６】
素子分離絶縁層１４７２は、次のようにして形成される。ベース基板１４０２の表面に酸化シリコン膜と窒化シリコン膜を形成する。エッチング等のフォトリソグラフィ法により、素子分離絶縁層１４７２を形成する予定部分に酸化膜および窒化膜の開口を形成する。その後、ドライエッチングによりトレンチを形成する。ＣＶＤ法より、トレンチに酸化シリコンを堆積する。化学機械研磨法（ＣＭＰ法と称する場合がある。）により、余分の酸化シリコン膜を除去して、素子分離絶縁層１４７２が完成する。
【０１０７】
続いて、Ｎウェル１４５１およびＰウェル１４６１の上にゲート絶縁膜１４５８を形成し、ゲート電極１４５４、ゲート電極１４６４を形成する。まず、熱酸化法によりゲート絶縁膜１４５８を形成する酸化シリコン膜を形成する。次に、ＣＶＤ法によりリン（Ｐ）をドーピングしたポリシリコン膜を形成する。その後、エッチング等のフォトリソグラフィ法により、ゲート電極１４５４およびゲート電極１４６４を形成する。
【０１０８】
続いて、ソース１４５２、ドレイン１４５６、ドレイン１４６２、ソース１４６６を形成する。Ｐ型のソース１４５２およびドレイン１４５６は、まずエッチング等のフォトリソグラフィ法により、Ｐ型のソース１４５２およびドレイン１４５６が形成される予定部位に、開口を有する酸化シリコン膜をマスクとして、ボロン（Ｂ）等の３族元素イオンを注入することで形成される。Ｎ型のドレイン１４６２とソース１４６６は、まずエッチング等のフォトリソグラフィ法により、Ｎ型のドレイン１４６２とソース１４６６を形成する予定部位に、開口を有する酸化シリコン膜をマスクとして、リン（Ｐ）等の５族元素イオンを注入することで形成される。
【０１０９】
保護膜１４０４および開口１４０５を形成する工程において、図１６に示すように、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３、およびＴ１４を覆う保護膜１４０４をベース基板１４０２の上に形成する。保護膜１４０４に、ベース基板１４０２に達する開口１４０５を形成する。保護膜１４０４は、熱酸化法により酸化シリコン膜を形成して、エッチング等のフォトリソグラフィ法により、シード結晶１４０６を形成する予定の部位に、ベース基板１４０２の表面に到達する開口１４０５を形成することによって形成される。
【０１１０】
シード結晶１４０６を形成する工程において、開口１４０５の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であるシード結晶１４０６を形成する。シード結晶１４０６は、例えば、エピタキシャル成長法により形成する。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。保護膜１４０４の表面では、シード結晶１４０６のエピタキシャル成長が阻害されるので、シード結晶１４０６が開口１４０５の内部において選択的にエピタキシャル成長する。
【０１１１】
シード結晶１４０６をアニールする工程において、図１６に示すように、シード結晶１４０６が加熱されてアニールされる。上記シード結晶１４０６を形成する工程、および、シード結晶１４０６をアニールする工程は、ベース基板１４０２を大気に曝露することなく実施される。シード結晶１４０６をアニールする工程は、複数段階に分けて実施してもよい。
【０１１２】
半導体１４１２を形成する工程、半導体１４１４を形成する工程、および半導体１４１６を形成する工程において、まず図１７に示すように、複数のシード結晶１４０６のそれぞれに、バッファ層１４０８が選択エピタキシャル成長し、更にバッファ層１４０８の上に、半導体１４１２、半導体１４１４、および半導体１４１６が順次選択エピタキシャル成長する。バッファ層１４０８、半導体１４１２、半導体１４１４、および半導体１４１６は、アニールされたシード結晶１４０６に格子整合または擬格子整合してよい。
【０１１３】
バッファ層１４０８、半導体１４１２、半導体１４１４、および半導体１４１６は、４族半導体または３−５族化合物半導体であってよい。半導体１４１２、半導体１４１４ｍおよび半導体１４１６は、半導体接合界面近傍において空間電荷領域を有する。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【０１１４】
発光部、受光部、またはヘテロ接合トランジスタを形成する工程において、図１４に示すように、ヘテロ接合トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４が形成される。トランジスタＴ０１等を形成するプロセスは、光デバイス１１００の製造方法と同様のプロセスであってよい。また、シリコンデバイスＴ１１等を形成する工程の後において、シリコンデバイスの温度を６００℃以下に保ってよい。以上の工程を経て、光デバイス１４００が完成する。
【０１１５】
図１８は、他の実施態様である光デバイス１８００の断面の一例を示す。図１８は、図１４に示す光デバイス１４００の右半分を拡大して、光デバイス１４００に配線等を形成した例が示されている。例えば、シリコンデバイスであるトランジスタＴ１２のソース１４６６が、コンタクト１８８４と配線１８８６を通じてトランジスタＴ０１のベース電極１４４２に結合する。この例において、Ｔ０１のエミッタ−ベース接合が発光部であり、トランジスタＴ１２は、その発光部を駆動するスイッチである。
【０１１６】
図１９と図２０は、光デバイス１８００の製造過程における断面例を示す。以下、図面を用いて、光デバイス１８００の製造方法が説明される。光デバイス１８００の製造方法は、パッシベーション膜１８８２を形成する工程と、接続部を露出する工程と、結合する工程とを備える。
【０１１７】
パッシベーション膜１８８２を形成する工程において、図１９に示すように、パッシベーション膜１８８２が形成され、ＣＭＰ法により、パッシベーション膜１８８２の表面が平坦化される。パッシベーション膜１８８２は、例えば、シリコン酸化膜、シリコン窒化膜、金属酸化膜である。パッシベーション膜１８８２は、例えば、ＣＶＤ法、スパッタ法により形成される。
【０１１８】
接続部を露出する工程において、パッシベーション膜１８８２および保護膜１４０４の少なくとも一部を除去し、図２０に示すように、開口１８８５を形成し、シリコンデバイスに結合する接続部を露出する。パッシベーション膜１８８２等を除去する方法は、例えば、エッチング等フォトリソグラフィ法である。
【０１１９】
結合する工程において、図１８に示すように、開口１８８５にコンタクト１８８４を形成し、更に配線１８８６を形成して、トランジスタＴ０１とトランジスタＴ１２を結合する。以上の工程を経て、光デバイス１８００が完成する。
【０１２０】
以上の工程において、シリコンデバイスの温度は６００℃以下に保たれ、好ましくは４５０℃以下に保たれる。本実施形態において、発光部を有する発光素子ならびに受光部を有する受光素子、駆動用トランジスタ、増幅用トランジスタ、および周辺回路を形成するシリコンデバイスが、同一基板にモノリシックに形成される。その結果、ヘテロ接合化合物半導体により形成される光デバイスの高感度、高速動作の利点を維持しながら、全体回路の集積度が向上し、光デバイスの小型化が実現される。
【０１２１】
（実施例１）
以下、図８に示す半導体基板８００を製作した実施例１を説明する。ベース基板８０２として、市販のシリコンウエハを準備した。阻害層８０４として、ベース基板８０２の表面に熱酸化法によりＳｉＯ２層を形成した。ＳｉＯ２層の厚さの平均値は、１μｍであった。フォトリソグラフィ法により、阻害層８０４であるＳｉＯ２層の一部に、開口８０５を形成した。開口８０５の大きさは、１５μｍ×１５μｍである。
【０１２２】
開口８０５が形成された阻害層８０４を有するベース基板８０２を、ＣＶＤ製膜装置（反応炉）内に設置した。その後、阻害層８０４の開口８０５内に、シード結晶８０６としてＧｅ結晶層を選択的に形成した。Ｇｅ結晶層は、原料ガスがＧｅＨ４、反応炉内圧力が２．６ｋＰａ、成長温度が４００℃の条件で、まず約２０ｎｍの厚さまで成膜した。その後、成長温度を６００℃に昇温して、Ｇｅ結晶層を約１μｍの厚さになるまでさらに成膜した。
【０１２３】
次に、Ｓｉ結晶よりＧｅ結晶に吸収されやすい波長の赤外線を含むランプ光を照射し、Ｇｅ結晶を選択的に加熱し、Ｇｅ結晶をアニールした。アニールの条件は、８００℃、１０分間であった。次に、アニールされたＧｅ結晶をシード層として、当該Ｇｅ結晶の上に、ＭＯＣＶＤ法により、３−５族化合物半導体結晶を選択エピタキシャル成長した。３−５族化合物半導体結晶の選択エピタキシャル成長により、バッファ層８０８、Ｎ型の半導体８１２、Ｐ型の半導体８１４およびＮ型の半導体８１６を形成した。
【０１２４】
バッファ層８０８の形成は、２段階に分けて行われた。反応炉内圧力が０．１ａｔｍ、成長温度が５５０℃、トリメチルガリウム（ＴＭＧ）の流量が５ｃｃ／分、アルシン（ＡｓＨ３）の流量が５００ｃｃ／分、高純度水素キャリアガスの流量が８０ｌ／分である条件の下で、成長速度１μｍ／ｈｒで、３０ｎｍ程度のＧａＡｓ層を積層した。その後、いったんトリメチルガリウム供給が停止され、ＧａＡｓの結晶成長を中断した。その後アルシン／水素雰囲気が維持され、成長温度を６５０℃まで昇温して、温度を安定化した。その後、再びトリメチルガリウムの供給を開始し、１μｍの厚みのバッファ層８０８（ノンドープＧａＡｓ層）を形成した。
【０１２５】
Ｎ型の半導体８１２として、厚さ１μｍのＮ型ＧａＡｓを形成した。バッファ層８０８の成長に用いたガスに、不純物ガスとしてジシランを添加することで、Ｎ型不純物元素としてのＳｉをドープし、Ｎ型ＧａＡｓを形成した。Ｎ型ＧａＡｓの形成において、途中でジシラン供給量を変更した。前半の厚さ０．５μｍのＧａＡｓ層の電子濃度は３×１０１８／ｃｍ３であり、後半の厚さ０．５μｍのＧａＡｓ層の電子濃度は２×１０１６／ｃｍ３であった。以上のような２層構造のＮ型ＧａＡｓ層を形成した。
【０１２６】
Ｐ型の半導体８１４として、厚さが８０ｎｍで、正孔濃度が２×１０１９／ｃｍ３であるＰ型ＧａＡｓを形成した。バッファ層８０８の成長に用いられるガスに、不純物ガスとしてトリクロロブロモメタン（ＣＣｌ３Ｂｒ）を添加することで、Ｐ型不純物元素としてＣをドープして、Ｐ型ＧａＡｓを形成した。
【０１２７】
Ｎ型の半導体８１６として、Ｎ型ＩｎＧａＰ、Ｎ型ＧａＡｓおよびＮ型ＩｎＧａＡｓを順次堆積した積層体を形成した。半導体８１４の形成時に供給されたトリメチルガリウム、トリクロロブロモメタンおよびアルシンガスの供給を停止し、１ｌ／分の流量でホスフィン（ＰＨ３）を導入し、反応炉内の雰囲気を置換した。続いて、トリメチルガリウム、トリメチルインジウムおよびジシランの供給を開始し、厚さ４０ｎｍ、電子濃度２×１０１７／ｃｍ３のＮ型ＩｎＧａＰを形成した。その後いったん全ての原料ガスの供給を停止し、アルシンガスの供給を再開し、反応炉内の雰囲気を置換した。続いて、その他の原料ガスの供給も開始し、厚さ２００ｎｍ、電子濃度２×１０１８／ｃｍ３のＮ型ＧａＡｓを形成した。さらに、成長温度を５００℃として、厚さ５００ｎｍ、濃度２×１０１９／ｃｍ３のＮ型ＩｎＧａＡｓを形成し、半導体基板８００を製作した。
【０１２８】
（実施例２）
実施例１で製作された半導体基板８００を用いて、図１１に示す光デバイス１１００を製作した実施例２を説明する。光デバイス１１００に含まれるトランジスタＴ０１およびトランジスタＴ０２として、半導体基板８００の半導体８１２、半導体８１４、および半導体８１６層の各々を、コレクタ層、ベース層、およびエミッタ層として用いたＨＢＴを形成した。ＨＢＴの形成方法の説明は省略する。トランジスタＴ０１およびトランジスタＴ０２の動作を試験した結果、１ｋＡ／ｃｍ2のコレクタ電流密度における電流増幅率として、１６５および１７５が得られた。トランジスタＴ０１およびトランジスタＴ０２が電流増幅素子として、正常に動作することが確認された。
【０１２９】
（実施例３）
実施例１で製作された半導体基板８００を用いて、図６に示す光デバイス６００を発光デバイスとして製作した。Ｎ型の半導体８１６として形成したＮ型ＩｎＧａＰ、Ｎ型ＧａＡｓ、およびＮ型ＩｎＧａＡｓの積層体から、Ｎ型ＩｎＧａＡｓおよびＮ型ＧａＡｓをエッチングにより除去した。エッチング後に残されたＮ型ＩｎＧａＰが、図６における半導体１１４に相当する。Ｐ型の半導体８１４が、図６における半導体１１２に相当する。半導体１１４（Ｎ型半導体）の一部を除去し、半導体１１２（Ｐ型半導体）の表面を露出した。半導体１１４上に、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、加熱することにより、電極６３４（Ｎ型オーミック電極）を形成した。一部露出された半導体１１２（Ｐ型半導体）上にＡｕＺｎを蒸着し、加熱することにより、電極６３２（Ｐ型オーミック電極）を形成した。
【０１３０】
このようにして形成されたＰＮ接合を有する素子Ｐ０１に順バイアス電圧を印加すると、波長約８６０ｎｍの発光が観測された。よって、発光デバイスとして正常に動作することが確認された。図２１は、素子Ｐ０１に駆動電流が印加された場合の発光の観測結果を示す。横軸は印加した駆動電流であり、縦軸は光の出力を示す。図２１に示すように、２０から７０ｍＡの範囲の駆動電流が印加されると、ほぼ印加電流に比例した強度の発光が観測された。
【０１３１】
（実施例４）
実施例１で製作された半導体基板８００を用いて、図６に示す光デバイス６００を受光デバイスとして製作した。Ｎ型の半導体８１６として形成したＮ型ＩｎＧａＡｓ、Ｎ型ＧａＡｓ、およびＮ型ＩｎＧａＰの積層体をエッチングにより除去することにより露出したＰ型ＧａＡｓ層が、図６における半導体１１４に相当する。厚さが０．５μｍ、電子濃度が３×１０１８／ｃｍ３であるＮ型ＧａＡｓ層と、厚さが０．５μｍ、電子濃度が２×１０１６／ｃｍ３であるＮ型ＧａＡｓ層とによって構成される２層構造の半導体８１２が、図６における半導体１１２層に相当する。
【０１３２】
半導体１１４（Ｐ型半導体）の一部を除去し、さらに半導体１１２（Ｎ型半導体）のうち、電子濃度が２×１０１６／ｃｍ３のＮ型ＧａＡｓ層の一部も除去し、電子濃度が３×１０１８／ｃｍ３のＮ型ＧａＡｓ層の一部を露出した。半導体１１４の上にＡｕＺｎを蒸着し、加熱することにより、電極６３４（Ｐ型オーミック電極）を形成した。一部露出した、電子濃度が３×１０１８／ｃｍ３であるＮ型ＧａＡｓ層の表面に、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、加熱することにより、電極６３２（Ｎ型オーミック電極）を形成した。
【０１３３】
このようにして形成したＰＮ接合を有する素子Ｐ０１に、波長６３３ｎｍのＨｅＮｅレーザー光を照射したところ、電極６３２および電極６３４の間で、照射レーザー光強度に応じた光電流が観測された。これにより、素子Ｐ０１が受光デバイスとして正常に動作することが確認された。図２２は、素子Ｐ０１にレーザー光が入射されたときの光電流の観測結果を示す。横軸はレーザー光の強度であり、縦軸は光電流を示す。図２２に示すように、照射されるレーザー光の強度が増加すると、レーザー光強度に比例して、光電流が増加した。
【０１３４】
以上のようにして、単一のシリコン基板上に選択的に形成された半導体結晶を用い、発光デバイス、受光デバイス、および信号増幅用として使用可能なヘテロ接合トランジスタがモノリシックに形成されることが確認された。
【０１３５】
（実施例５）
ベース基板１０２として、シリコン基板（シリコンウエハ）を準備した。阻害層１０４として、ベース基板１０２の表面に熱酸化法によりＳｉＯ２層を形成した。ＳｉＯ２層の厚さの平均値は、０．１μｍであった。フォトリソグラフィ法により、阻害層１０４であるＳｉＯ２層の一部に、開口１０５を形成した。開口１０５の大きさは、２０μｍ×２０μｍとした。
【０１３６】
開口１０５が形成された阻害層１０４を有するベース基板１０２を、ＣＶＤ製膜装置（反応炉）の内部に設置した。その後、阻害層１０４の開口１０５内に、シード結晶１０６としてＧｅ結晶を選択的に形成した。Ｇｅ結晶は、実施例１と同様な条件で形成した。
【０１３７】
Ｓｉ結晶よりＧｅ結晶に吸収されやすい波長の赤外線を含むランプ光をベース基板１０２の全体に照射し、Ｇｅ結晶を選択的に加熱した。この加熱によりＧｅ結晶をアニールした。８００℃に加熱する第1アニールを１０分間実行した後、６８０℃に加熱する第２アニールを１０分間実行し、第1アニールおよび第２アニールを１０回繰り返した。アニールは、Ｇｅ結晶を形成した後、ベース基板１０２を反応炉から取り出すことなく実施した。
【０１３８】
図２３は、ベース基板１０２であるシリコン基板とその上に形成したＧｅ結晶との界面近傍における断面ＳＥＭ写真である。図２４は、図２３の解析領域におけるエネルギー分散型蛍光Ｘ線分析の結果を示す。図２４に示すように、解析領域がシリコン基板とＧｅ結晶との界面よりシリコン基板側にあるにも関わらず、Ｇｅ元素の信号が強く検出された。一方図示はしないが、アニール前の同様な観察では、Ｇｅ元素の信号がほとんど検出されず、Ｓｉ元素の信号が大部分であった。
【０１３９】
以上の分析結果から、アニールによりＧｅ原子がシリコン基板内に拡散していることが確認できた。この分析結果は、ベース基板１０２とシード結晶１０６との界面に接して、ベース基板１０２の内部に組成がＳｉＧｅである界面領域が含まれることを示す。また、Ｇｅ原子がシリコン基板の内部に拡散している結果から、シード結晶１０６のシリコン組成ｙ１と、上記した界面領域のシリコン組成ｙ３とが、ｙ３＞ｙ１の関係を満足する。
【０１４０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【符号の説明】
【０１４１】
１００ 半導体基板、１０２ ベース基板、１０４ 阻害層、１０５ 開口、１０６ シード結晶、１０８ バッファ層、１１２ 半導体、１１４ 半導体、１２２ 半導体接合界面、６００ 光デバイス、６３２ 電極、６３４ 電極、８００ 半導体基板、８０２ ベース基板、８０４ 阻害層、８０５ 開口、８０６ シード結晶、８０８ バッファ層、８１２ 半導体、８１４ 半導体、８１６ 半導体、８２４ 半導体接合界面、８２６ 半導体接合界面、１１００ 光デバイス、１１４２ ベース電極、１１４４ エミッタ電極、１１４６ コレクタ電極、１４００ 光デバイス、１４０２ ベース基板、１４０４ 保護膜、１４０５ 開口、１４０６ シード結晶、１４０８ バッファ層、１４１２ 半導体、１４１４ 半導体、１４１６ 半導体、１４２４ 半導体接合界面、１４２６ 半導体接合界面、１４４２ ベース電極、１４４４ エミッタ電極、１４４６ コレクタ電極、１４５１ ウェル、１４５２ ソース、１４５４ ゲート電極、１４５６ ドレイン、１４５８ ゲート絶縁膜、１４６１ ウェル、１４６２ ドレイン、１４６４ ゲート電極、１４６６ ソース、１４７２ 素子分離絶縁層、１８００ 光デバイス、１８８２ パッシベーション膜、１８８４ コンタクト、１８８５ 開口、１８８６ 配線
【技術分野】
【０００１】
本発明は、光デバイス、半導体基板、光デバイスの製造方法、および半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、青、緑、および赤の光を放射する３個のＬＥＤのスタックが、シリコンに格子整合し、シリコン基板の上に形成された窒化ＩＩＩ−Ｖ化合物半導体材料を含むＬＥＤを備えたフルカラーディスプレイ用の画素が記載されている。
（特許文献１）特開平８−２７４３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体基板内で大量のデータを高速に通信することを目的として、同一半導体基板内での局所光通信を実現する技術が求められている。光通信における伝送速度は、発光デバイスおよび受光デバイスなどの光デバイスの性能に依存する。高速に動作するトランジスタでディスクリートタイプの光デバイスを制御することにより、高速光通信を実現することができる。
【０００４】
ところが、高速に動作するトランジスタでディスクリートタイプの光デバイスを制御する場合には、トランジスタと光デバイスとの間の配線が長くなるので、光デバイスのスイッチング速度の向上、ならびに、回路の小型化が困難であった。高価なＧａＡｓ等の化合物半導体基板上にモノリシックに光デバイスおよびトランジスタを形成することにより、小型化を実現することができる。しかし、安価なシリコン等の半導体基板上にモノリシックに形成した光デバイスおよびトランジスタにより高速光通信に適した性能を実現することはできなかった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、シリコンを含むベース基板と、ベース基板上に設けられた複数のシード結晶と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体、または光の照射を受けて光電流を発生する受光半導体を含む光電半導体が形成されており、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタが形成されている光デバイスが提供される。
【０００６】
ヘテロ接合トランジスタは、発光半導体に駆動電流を供給するか、または光電流を増幅する。当該光デバイスは、ベース基板の上方に形成され、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、複数のシード結晶が、複数の開口の内部に形成されている。
【０００７】
複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であり、発光半導体および受光半導体が、３−５族化合物半導体である。光電半導体は、Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、第１伝導型半導体および第２伝導型半導体の間に形成された、第１伝導型半導体および第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体とを有する。
【０００８】
当該光デバイスは、ベース基板のシリコンからなる領域に形成されたシリコンデバイスをさらに備え、光電半導体は、シリコンデバイスと電気的に結合されている。光電半導体が発光半導体を有する場合に、シリコンデバイスは、発光半導体に駆動電流を供給し、光電半導体が受光半導体を有する場合に、シリコンデバイスは、光電流を増幅する。光電半導体は、ヘテロ接合トランジスタを介してシリコンデバイスに電気的に結合されている。
【０００９】
光電半導体が発光半導体を有する場合に、シリコンデバイスは、ヘテロ接合トランジスタを制御する制御信号を出力し、光電半導体が受光半導体を有する場合に、シリコンデバイスは、ヘテロ接合トランジスタが出力する電気信号を増幅する。
【００１０】
本発明の第２の態様においては、シリコンを含むベース基板と、ベース基板の上方に設けられた複数のシード結晶と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体とを備え、複数の３−５族化合物半導体のうちの少なくとも１つが、供給される駆動電流に応じて光を出力する発光半導体となり得る半導体、または光の照射を受けて光電流を発生する受光半導体となり得る半導体を含む光電半導体を有する半導体であり、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体が、ヘテロ接合トランジスタが形成され得る半導体である半導体基板が提供される。
【００１１】
ヘテロ接合トランジスタは、発光半導体に駆動電流を供給するか、または光電流を増幅する。当該半導体基板は、ベース基板の上方に形成され、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、複数のシード結晶が、複数の開口の内部に形成されている。複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。
【００１２】
ベース基板と複数のシード結晶とが接しており、ベース基板と複数のシード結晶との界面に接して、ベース基板内に、組成がＣｘ３Ｓｉｙ３Ｇｅｚ３Ｓｎ１−ｘ３−ｙ３−ｚ３（０≦ｘ３＜１、０＜ｙ３≦１、０≦ｚ３≦１、かつ０＜ｘ３＋ｙ３＋ｚ３≦１）である界面領域を含み、複数のシード結晶のシリコン組成ｙ１よりも界面領域のシリコン組成ｙ３が大きい。光電半導体が、Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、第１伝導型半導体および第２伝導型半導体の間に形成された、第１伝導型半導体および第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体とを有する。複数の３−５族化合物半導体のそれぞれが、供給される駆動電流に応じて光を出力し得る発光半導体または光の照射を受けて光電流を発生し得る受光半導体を有する光電半導体、および、ヘテロ接合トランジスタが形成され得る半導体である。
【００１３】
本願発明の第３の態様においては、シリコンを含むベース基板上に複数のシード結晶を形成する段階と、複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体または光の照射を受けて光電流を発生する受光半導体を含む光電半導体を形成する段階と、複数の３−５族化合物半導体のうち、光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタを形成する段階と、光電半導体とヘテロ接合トランジスタとを接続する段階とを備える光デバイスの製造方法が提供される。
【００１４】
当該光デバイスの製造方法は、ベース基板のシリコンからなる領域にシリコンデバイスを形成する段階と、シリコンデバイスを覆う保護膜をベース基板の上方に形成し、保護膜にベース基板の少なくとも一部を露出する開口を形成する段階とをさらに備え、複数のシード結晶を形成する段階においては、開口の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である複数のシード結晶を形成し、光電半導体を形成する段階およびヘテロ接合トランジスタを形成する段階の後に、保護膜の少なくとも一部を除去して、シリコンデバイスの少なくとも一部を露出する段階と、発光半導体、受光半導体、およびヘテロ接合トランジスタから選択された少なくとも１つとシリコンデバイスとを結合する段階とをさらに備える。
【００１５】
シリコンデバイスを形成する段階の後において、シリコンデバイスの温度を６００℃以下に保つ。複数のシード結晶は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。複数のシード結晶を形成する段階においては、ベース基板上に複数のシード結晶を互いに離して形成する。
【００１６】
当該光デバイスの製造方法は、複数のシード結晶をアニールする段階をさらに備え、複数のシード結晶を形成する段階、および、複数のシード結晶をアニールする段階において、ベース基板を大気に曝露することなく実施する。複数のシード結晶をアニールする段階、および、複数の３−５族化合物半導体を結晶成長させる段階を、ベース基板を大気に曝露することなく実施する。
【００１７】
本願発明の第４の態様においては、シリコンを含むベース基板の上方に複数のシード結晶を形成する段階と、複数のシード結晶をアニールする段階と、複数のシード結晶のそれぞれに格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階とを備え、複数の３−５族化合物半導体を結晶成長させる段階においては、アニールされた複数のシード結晶のそれぞれに、Ｐ型またはＮ型の第１伝導型の不純物を含む複数の第１伝導型第１半導体を結晶成長させ、複数の第１伝導型第１半導体のそれぞれに、複数の第１伝導型第１半導体と反対の伝導型を示す不純物を含む複数の第２伝導型半導体を結晶成長させ、複数の第２伝導型半導体のそれぞれに、複数の第１伝導型第１半導体と同じ伝導型を示す不純物を含む複数の第１伝導型第２半導体を結晶成長させる半導体基板の製造方法が提供される。
【００１８】
当該半導体基板の製造方法は、複数のシード結晶を形成する段階の前に、ベース基板の上方に、ベース基板の少なくとも一部を露出する開口を有し、結晶成長を阻害する阻害層を形成する段階をさらに備え、複数のシード結晶を形成する段階においては、開口の内部で複数のシード結晶を選択エピタキシャル成長させ、複数の３−５族化合物半導体を結晶成長させる段階においては、複数の第１伝導型第１半導体、複数の第２伝導型半導体、および複数の第１伝導型第２半導体を選択エピタキシャル成長させる。
【図面の簡単な説明】
【００１９】
【図１】半導体基板１００の断面の一例を示す。
【図２】半導体基板１００の製造過程における断面例を示す。
【図３】半導体基板１００の製造過程における断面例を示す。
【図４】半導体基板１００の製造過程における断面例を示す。
【図５】半導体基板１００の製造過程における断面例を示す。
【図６】光デバイス６００の断面の一例を示す。
【図７】光デバイス６００の製造過程における断面例を示す。
【図８】半導体基板８００の断面の一例を示す。
【図９】半導体基板８００の製造過程における断面例を示す。
【図１０】半導体基板８００の製造過程における断面例を示す。
【図１１】光デバイス１１００の断面の一例を示す。
【図１２】光デバイス１１００の製造過程における断面例を示す。
【図１３】光デバイス１１００の製造過程における断面例を示す。
【図１４】光デバイス１４００の断面の一例を示す。
【図１５】光デバイス１４００の製造過程における断面例を示す。
【図１６】光デバイス１４００の製造過程における断面例を示す。
【図１７】光デバイス１４００の製造過程における断面例を示す。
【図１８】光デバイス１８００の断面の一例を示す。
【図１９】光デバイス１８００の製造過程における断面例を示す。
【図２０】光デバイス１８００の製造過程における断面例を示す。
【図２１】素子Ｐ０１に駆動電流を印加した場合の発光を観測した結果を示す。
【図２２】素子Ｐ０１にレーザー光を入射させたときの光電流を観測した結果を示す。
【図２３】実施例５の半導体基板におけるシリコン基板／Ｇｅ結晶界面近傍の断面ＳＥＭ写真を示す。
【図２４】図２３の解析領域におけるエネルギー分散型蛍光Ｘ線分析の結果を示す。
【発明を実施するための形態】
【００２０】
図１は、半導体基板１００の断面の一例を示す。半導体基板１００は、ベース基板１０２、阻害層１０４、シード結晶１０６、バッファ層１０８、半導体１１２、および半導体１１４を備える。
【００２１】
ベース基板１０２は、シリコンを含む基板である。シリコンを含む基板として表面がシリコンである基板が挙げられる。ベース基板１０２は、例えば、Ｓｉ基板、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板である。ベース基板１０２は、単一の基板であってよい。半導体基板１００は、ベース基板１０２の上に、シード結晶１０６を複数有し、当該複数のシード結晶１０６ごとに、バッファ層１０８、半導体１１２、および半導体１１４を備えてもよい。
【００２２】
阻害層１０４は、ベース基板１０２の上に形成されている。阻害層１０４は、ベース基板１０２の少なくとも一部の領域を露出する複数の開口１０５を有する。阻害層１０４は、結晶成長を阻害する。例えば、エピタキシャル成長法により半導体の結晶が成長する場合に、阻害層１０４の表面では、半導体の結晶がエピタキシャル成長することが阻害されるので、半導体の結晶は開口１０５において選択的にエピタキシャル成長する。
【００２３】
阻害層１０４は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層またはこれらを積層した層である。阻害層１０４の厚みは、例えば０．０５以上５μｍ以下である。阻害層１０４は、例えば、熱酸化法、ＣＶＤ法等により形成される。
【００２４】
シード結晶１０６は、ベース基板１０２の上に形成される。シード結晶１０６は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であってよい。シード結晶１０６は、例えば、Ｇｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶である。シード結晶１０６は、その上に形成されるバッファ層１０８、半導体１１２および半導体１１４の結晶成長に適したシード面を提供する。シード結晶１０６は、ベース基板１０２の表面に存在する不純物が、バッファ層１０８、半導体１１２および半導体１１４の結晶性に悪影響を及ぼすことを抑制する。シード結晶１０６は、複数の層を含んでよい。シード結晶１０６は、バッファ層１０８、またはバッファ層１０８および半導体１１２に代えて、その機能を兼ね備えてよい。
【００２５】
シード結晶１０６は、ベース基板１０２と接して形成される。ベース基板１０２とシード結晶１０６との界面に接して、ベース基板１０２は、組成がＣｘ３Ｓｉｙ３Ｇｅｚ３Ｓｎ１−ｘ３−ｙ３−ｚ３（０≦ｘ３＜１、０＜ｙ３≦１、０≦ｚ３≦１、かつ０＜ｘ３＋ｙ３＋ｚ３≦１）である界面領域を含んでよい。シード結晶１０６のシリコン組成ｙ１と、界面領域のシリコン組成ｙ３とは、ｙ３＞ｙ１の関係を満足する。
【００２６】
シード結晶１０６は、例えば、エピタキシャル成長法により形成される。シード結晶１０６は、例えば、化学気相成長法（ＣＶＤ法と称する。）、有機金属気相成長法（ＭＯＣＶＤ法と称する。）、分子線エピタキシ法（ＭＢＥ法と称する。）、または原子層成長法（ＡＬＤ法と称する。）により形成される。例えば、ベース基板１０２の上に熱酸化法により阻害層１０４が形成され、エッチング等のフォトリソグラフィ法により、ベース基板１０２の表面に到達する開口１０５が阻害層１０４に形成されてから、ＣＶＤ法により当該開口１０５の内部に選択的にシード結晶１０６がエピタキシャル成長する。
【００２７】
シード結晶１０６は、アニールされることが好ましい。シード結晶１０６の内部には、ベース基板１０２とシード結晶１０６との格子定数の違い等により、転位等の格子欠陥が発生する場合がある。上記欠陥は、例えば、シード結晶１０６を加熱してアニールを施すことにより、シード結晶１０６の内部を移動する。シード結晶１０６の内部を移動する欠陥は、シード結晶１０６の界面またはシード結晶１０６の内部にあるゲッタリングシンク等に捕捉される。即ち、シード結晶１０６にアニールを施すことにより、シード結晶１０６の欠陥が低減し、シード結晶１０６の結晶性が向上する。シード結晶１０６は、非晶質または多結晶のＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）をアニールして形成してもよい。
【００２８】
バッファ層１０８は、例えば半導体である。バッファ層１０８は、シード結晶１０６の上に形成される。バッファ層１０８は、単層または多層の半導体層によって構成される。例えば、バッファ層１０８は、組成の異なる複数の半導体層によって構成される。バッファ層１０８は、４族半導体または３−５族化合物半導体であってよい。４族半導体のバッファ層１０８は、シード結晶１０６を兼ねることができる。
【００２９】
バッファ層１０８は、例えば、シード結晶１０６に格子整合または擬格子整合する半導体層である。バッファ層１０８は、上層に形成される半導体層と、ベース基板１０２との格子間距離を整合させる緩衝層として機能する半導体層であってもよい。バッファ層１０８は、シード結晶１０６に残留する欠陥に起因する格子欠陥等を更に低減して、その上に形成される半導体層に、格子整合性の良好な結晶面を提供する。バッファ層１０８は、ベース基板１０２の表面に残留する不純物により、ベース基板１０２の上に形成される半導体素子の特性が劣化するのを防ぐことができる。
【００３０】
本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの、またはＧｅとＩｎＧａＰとの格子緩和限界厚さ内での積層状態は、擬格子整合と呼ばれる。
【００３１】
バッファ層１０８は、エピタキシャル成長法により形成される。例えば、エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００３２】
半導体１１２は、Ｐ型またはＮ型の第１伝導型を示す不純物を含む半導体である。半導体１１２は、バッファ層１０８の上に形成される。半導体１１２は、バッファ層１０８に格子整合または擬格子整合する。つまり、半導体１１２は、バッファ層１０８を介して、シード結晶１０６に格子整合または擬格子整合する半導体層である。
【００３３】
半導体１１２は、４族半導体または３−５族化合物半導体であってよい。４族の半導体１１２は、例えば、Ｇｅ、ＳｉＧｅ、ＧｅＳｎ等である。４族の半導体１１２は、シード結晶１０６およびバッファ層１０８を兼ねることができる。半導体１１２は、組成、ドーピング濃度、および厚さの異なる複数の半導体層から構成される積層体であってよい。
【００３４】
半導体１１４は、半導体１１２と反対の伝導型の第２伝導型を示す不純物を含む。例えば、半導体１１２がＰ型の不純物を含む場合には、半導体１１４はＮ型の不純物を含む。半導体１１２がＮ型の不純物を含む場合には、半導体１１４はＰ型の不純物を含む。半導体１１４は、例えば、半導体１１２に接して形成される。
【００３５】
半導体１１４は、半導体１１２と格子整合または擬格子整合している。半導体１１２がバッファ層１０８と格子整合または擬格子整合しているので、半導体１１４は、バッファ層１０８と半導体１１２を介して、シード結晶１０６に格子整合または擬格子整合する。半導体１１４は、４族半導体または３−５族化合物半導体であってよい。４族の半導体１１４は、例えば、Ｇｅ、ＳｉＧｅ、ＧｅＳｎ等である。半導体１１４は、半導体１１２と異なる伝導型を有する。半導体１１４は、組成、ドーピング濃度、および厚さの異なる複数の半導体層から構成される積層体であってよい。
【００３６】
半導体基板１００は、例えば、半導体１１２と半導体１１４との間の半導体接合界面１２２の近傍に、空間電荷領域を含む低キャリア濃度半導体を有する。当該低キャリア濃度半導体のキャリア濃度は、半導体１１２および半導体１１４のキャリア濃度よりも低い。当該空間電荷領域は、一例として、半導体１１２および半導体１１４のキャリア濃度が１．０×１０１８ｃｍ−３以上である場合には、電子濃度と正孔濃度との差に相当する有効キャリア濃度が１．０×１０１６ｃｍ−３以下となる空乏層である。
【００３７】
具体的には、半導体１１２および半導体１１４がそれぞれ異なる伝導型を有するので、半導体１１４と半導体１１２との間の半導体接合界面１２２にＰＮ接合が形成され、その近傍に空乏層が形成される。半導体１１２および半導体１１４が形成したＰＮ接合に順電圧を印加すると、Ｎ型半導体から電子が、Ｐ型半導体から正孔が空乏層に移動して、電子と正孔が再結合することによって光が発せられる。従って、半導体基板１００においては空乏層を含む低キャリア濃度半導体が発光部となる。当該低キャリア濃度半導体を有する半導体基板１００は、発光素子を有する光デバイスの形成に用いることができる。
【００３８】
一方、上記の空乏層に光が入射すると、結晶格子に結合されていた電子が結合を解き放たれて自由電子となり、自由な電子あるいは正孔が発生する。この場合、空乏層を含む低キャリア濃度半導体が受光部となる。当該低キャリア濃度半導体を有する半導体基板１００は、受光素子を有する光デバイスの形成に用いることができる。
【００３９】
半導体基板１００は、半導体１１２と半導体１１４との間に、組成、ドーピング濃度、および膜厚の異なる複数の半導体層から構成される積層体を有してもよい。例えば、半導体基板１００は、Ｐ型の半導体１１２とＮ型の半導体１１４との間に、低キャリア濃度半導体としてのＩ型半導体層を有する。Ｐ型の半導体１１２、Ｉ型半導体層、およびＮ型の半導体１１４により、ＰＩＮ接合が形成される。
【００４０】
半導体１１２および半導体１１４は、エピタキシャル成長法により形成される。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００４１】
図２から図５は、半導体基板１００の製造過程における断面例を示す。以下、図面を用いて半導体基板１００の製造方法を説明する。半導体基板１００の製造方法は、ベース基板の少なくとも一部を露出する開口を有する阻害層を形成する工程と、ベース基板の上にシード結晶を形成する工程と、シード結晶をアニールする工程と、第１の伝導型を有する半導体１１２を形成する工程と、第１の伝導型と反対の伝導型の第２の伝導型を有する半導体１１４を形成する工程とを備える。半導体１１２を形成する工程と半導体１１４を形成する工程との間に、低キャリア濃度半導体を形成する工程をさらに備えてもよい。
【００４２】
阻害層を形成する工程において、図２に示すように、ベース基板１０２の上に、ベース基板１０２に達する開口１０５を有する阻害層１０４を形成する。まず熱酸化法によって、ベース基板１０２の全面に酸化シリコン膜を形成する。次にエッチング等のフォトリソグラフィ法により、酸化シリコン膜に、ベース基板１０２の表面に到達する開口１０５を形成する。以上の手順により、阻害層１０４が完成する。阻害層１０４は、複数の開口１０５を有してもよい。
【００４３】
シード結晶を形成する工程において、図３に示すように、開口１０５の内部に、選択エピタキシャル成長法によりシード結晶１０６を形成する。シード結晶１０６は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。シード結晶１０６は、例えばＣＶＤ法によりＧｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶をエピタキシャル成長させることにより形成される。複数の開口１０５を有する阻害層１０４が形成される場合に、複数の開口１０５のそれぞれの内部に、シード結晶１０６が形成される。
【００４４】
シード結晶を形成する工程においては、ベース基板１０２の上にシード結晶１０６の膜を形成して、エッチング等フォトリソグラフィ法によって、シード結晶１０６をパターニングすることにより、阻害層１０４を形成することなく、島状のシード結晶１０６が形成してもよい。この場合に、シード結晶１０６を互いに離して島状に複数形成してもよい。
【００４５】
シード結晶をアニールする工程において、図４に示すように、シード結晶１０６を加熱してアニールする。シード結晶１０６の内部において、ベース基板１０２とシード結晶１０６との間の格子定数の違い等により発生した転位等の格子欠陥は、アニールにより低減される。その結果、シード結晶１０６の結晶性は向上する。上記シード結晶を形成する工程、および、シード結晶をアニールする工程は、ベース基板１０２を大気に曝露することなく実施される。例えば、二つの工程は、同一装置の同一チャンバー内において実施される。二つの工程がそれぞれ異なるチャンバーにおいて実施され、ベース基板１０２のチャンバー間の移送が大気に曝露することなく実施されてもよい。
【００４６】
シード結晶をアニールする工程において、複数段階に分けてシード結晶１０６をアニールしてもよい。例えば、シード結晶１０６の融点に達しない温度で高温アニールを実施した後、高温アニールの温度より低い温度で低温アニールを実施する。このような２段階のアニールを、複数回繰り返してもよい。高温アニールの温度および時間は、シード結晶１０６がＳｉｘＧｅ１−ｘ（０≦ｘ＜１）を有する場合には、例えば、８５０〜９００℃で２〜１０分間である。低温アニールの温度および時間は、例えば、６５０〜７８０℃で２〜１０分間である。このような２段階アニールを、例えば、１０回繰り返す。
【００４７】
第１の伝導型を有する半導体１１２を形成する工程および第２の伝導型を有する半導体１１４を形成する工程においては、半導体１１２および半導体１１４を順次形成する。具体的には、まず、図５に示すように、シード結晶１０６の上にバッファ層１０８を選択エピタキシャル成長する。続いて、図１に示すように、バッファ層１０８の上に、半導体１１２および半導体１１４を順次選択エピタキシャル成長する。複数のシード結晶１０６を形成した場合に、複数のシード結晶１０６のそれぞれに、バッファ層１０８、半導体１１２、および半導体１１４を形成してもよい。
【００４８】
バッファ層１０８、半導体１１２、および半導体１１４は、シード結晶１０６に格子整合または擬格子整合する半導体層である。バッファ層１０８、半導体１１２、および半導体１１４は、４族半導体または３−５族化合物半導体であってよい。バッファ層１０８は、シード結晶１０６に残留する欠陥に起因する格子欠陥等を更に低減して、その上に形成される半導体１１２および半導体１１４に、格子整合性の良好な結晶面を提供する。バッファ層１０８は、リーク電流を抑制することができる。半導体１１２と半導体１１４との間にはＰＮ接合が形成され、半導体１１２と半導体１１４との間の半導体接合界面１２２の近傍に、半導体１１２および半導体１１４のキャリア濃度よりもキャリア濃度が低い空間電荷領域が形成される。
【００４９】
バッファ層１０８、半導体１１２、および半導体１１４は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ等の３−５族化合物半導体である。３−５族化合物半導体は、ＭＯＣＶＤ法を用いてエピタキシャル成長される。エピタキシャル成長は、例えば、次のようにして行われる。まず、ＭＯＣＶＤ炉内を高純度水素で十分置換した後、シード結晶１０６を有するベース基板１０２の加熱が開始される。結晶成長時の基板温度は、４５０℃から８００℃であってよい。ベース基板１０２が適切な温度に安定したところで炉内に砒素原料または燐原料が導入される。続いてガリウム原料、アルミニウム原料またはインジウム原料が導入されて、エピタキシャル成長が実施される。
【００５０】
３族元素原料として、例えば、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）等が使用され、５族元素原料ガスとして、例えば、アルシン（ＡｓＨ３）、ターシャリブチルアルシン（（ＣＨ３）３ＣＡｓＨ２）、ホスフィン（ＰＨ３）、ターシャリブチルホスフィン（（ＣＨ３）３ＣＰＨ２）等が使用される。エピタキシャル成長条件は、例えば、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１〜３μｍ／ｈｒである。原料のキャリアガスとして、高純度水素が用いられてよい。
【００５１】
エピタキシャル成長は、一例として以下の条件により行われる。反応炉内圧力０．１ａｔｍ、成長温度５５０℃、成長速度０．１〜１μｍ／ｈｒの条件で、３０ｎｍ程度のＧａＡｓが積層されて、いったん中断される。その後、砒素原料雰囲気が維持された状態で成長温度が６５０℃まで昇温され、再び反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１〜３μｍ／ｈｒの条件でエピタキシャル成長が行われる。原料のキャリアガスとして、高純度水素が用いられてよい。
【００５２】
シード結晶をアニールする工程、半導体１１２を形成する工程、および半導体１１４を形成する工程は、ベース基板１０２を大気に曝露することなく実施される。例えば、二つの工程は同一装置の同一チャンバー内において実施される。二つの工程をそれぞれ異なるチャンバーにおいて実施し、ベース基板１０２を大気に曝露することなくチャンバー間で移送してもよい。以上の工程を経て、半導体基板１００が完成する。
【００５３】
図６は、光デバイス６００の断面の一例を示す。光デバイス６００は、半導体基板１００を用いて製造できる光デバイスの一例である。光デバイス６００は、ベース基板１０２、阻害層１０４、シード結晶１０６、バッファ層１０８、半導体１１２、半導体１１４、電極６３２、および電極６３４を備える。図６は、一つの素子Ｐ０１を備える光デバイス６００を示すが、光デバイス６００は複数の素子Ｐ０１を含んでよい。光デバイス６００は、半導体１１２と半導体１１４との間の半導体接合界面１２２の近傍に、空乏層などの空間電荷領域を含む低キャリア濃度半導体を有する。以下、図面を用いて光デバイス６００を説明するが、半導体基板１００と重複する構成要素については、説明を省略する。
【００５４】
電極６３２および電極６３４は、それぞれ半導体１１２と半導体１１４に接して形成され、半導体１１２および半導体１１４を外部回路に接続する。電極６３２および電極６３４は、導電性材料によって形成される。電極６３２および電極６３４は、例えば金属によって形成される。電極６３２および電極６３４の材料は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕ、ＡｕＺｎ、ＡｕＮｉ、またはＡｕＣｒである。電極６３２および電極６３４は、上記導電性材料の積層構造を有してよい。電極６３２および電極６３４は、例えば、スパッタ法、真空蒸着法により形成される。
【００５５】
図７は、光デバイス６００の製造過程における断面例を示す。光デバイス６００は、半導体基板１００を用いて、図７に示すように、半導体１１４のメサを形成してから、図６に示すように、電極６３４および電極６３２を形成することによって、完成する。半導体１１４のメサは、エッチング等フォトリソグラフィ法により形成される。
【００５６】
電極６３４は、次のように形成される。まず、フォトリソグラフィ法により、電極６３４を形成すべき部位に開口を有するレジストマスクを形成する。続いて、レジストマスクの上に電極用金属を蒸着する。最後にレジストをリフトオフすることにより、電極６３４が完成する。電極６３２も、同様に形成される。電極６３４および電極６３２は、同時に形成されてもよい。また、リフトオフ法により電極６３４を半導体１１４の上に形成し、エッチング等フォトリソグラフィ法により半導体１１４のメサを形成した後に、電極６３２を形成してもよい。
【００５７】
例えば、半導体１１４がＰ型半導体であって、半導体１１２がＮ型半導体である場合に、半導体１１２と半導体１１４との間にＰＮ接合が形成され、その近傍に空間電荷領域を含む低キャリア濃度半導体が形成される。電極６３４と電極６３２との間に順電圧が印加されると、半導体１１２から電子が、半導体１１４から正孔が当該空間電荷領域に移動して、電子と正孔が再結合することによって光が発せられる。この場合、低キャリア濃度半導体は、光を発する発光部となり、光デバイス６００は発光素子として機能する。一方、空間電荷領域の近傍に、光が入射することにより、結晶格子に結合されていた電子が結合を解き放たれて自由電子となり、自由な電子あるいは正孔が発生する。この場合には、低キャリア濃度半導体は、光電流を生成する受光部となり、光デバイス６００は受光素子として機能する。
【００５８】
半導体１１４および半導体１１２は、各々、組成、ドーピング濃度、および厚さの異なる複数の半導体層の積層体であってよい。また、光デバイス６００は、半導体１１４と半導体１１２との間に、有限の厚さを有し、組成、ドーピング濃度、および膜厚の異なる複数の半導体層から構成される積層体を有してもよい。
【００５９】
上記において、ＰＮ接合を有する光デバイス６００の一例を説明したが、上記発光部は、ＰＮ接合ＬＥＤ（発光ダイオード）、ＬＤ（レーザーダイオード）、ＶＣＳＥＬ（垂直共振器面発光レーザ）であってよい。上記受光部は、ＰＮダイオード、ＰＩＮダイオード、ＭＳＭ（金属−半導体−金属接合）ダイオード、アバランシェフォトダイオード、ＣＣＤあるいはＭＯＳ等の光センサー、または太陽電池であってよい。
【００６０】
図８は、他の実施形態である半導体基板８００の断面の一例を示す。半導体基板８００は、ベース基板８０２、阻害層８０４、シード結晶８０６、バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６を備える。半導体基板８００の構成要素のうち、ベース基板８０２は、半導体基板１００におけるベース基板１０２に対応し、同様の構成を有する。阻害層８０４は、阻害層１０４に対応し、同様の構成を有する。シード結晶８０６は、シード結晶１０６に対応し、同様の構成を有する。バッファ層８０８は、バッファ層１０８に対応し、同様の構成を有してよい。従って、半導体基板８００において、半導体基板１００と同様の構成について、説明を省略する。
【００６１】
半導体基板８００は、単一のベース基板８０２の上に、複数のシード結晶８０６を有してよい。シード結晶８０６ごとに、バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６が設けられている。バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６は、エピタキシャル成長法により形成される。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【００６２】
半導体８１２、半導体８１４、および半導体８１６は、順次バッファ層８０８の上に形成される。半導体８１２、半導体８１４および半導体８１６は、バッファ層８０８を介して、シード結晶８０６に格子整合または擬格子整合する。半導体８１２、半導体８１４および半導体８１６は、４族半導体または３−５族化合物半導体であってよい。当該３−５族化合物半導体は、ヘテロ接合トランジスタが形成可能な３−５族化合物半導体であってよい。３−５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ，ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、またはＩｎＧａＮである。上記ヘテロ接合トランジスタは、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、ｐ−ＨＥＭＴ（擬格子整合高電子移動度トランジスタ）、ＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）等であってよい。
【００６３】
半導体８１２、半導体８１４、および半導体８１６は、ＮＰＮ型接合を有するヘテロ接合トランジスタを形成してよい。また、半導体８１２、半導体８１４、および半導体８１６は、ＰＮＰ型接合を有するヘテロ接合トランジスタを形成してよい。半導体８１２、半導体８１４、および半導体８１６は、半導体接合界面８２４および半導体接合界面８２６の近傍に低キャリア濃度半導体を有してもよい。
【００６４】
半導体８１２、半導体８１４、および半導体８１６は、各々、組成、ドーピング濃度、および半導体層厚の異なる複数の半導体層から構成される積層体であってもよい。例えば、半導体接合界面８２４または半導体接合界面８２６において、半導体８１２と半導体８１４との間、または、半導体８１４と半導体８１６との間に挟まれ、有限の厚さを有し、組成、ドーピング濃度、および膜厚の異なる複数の半導体層から構成される積層体が設けられる。
【００６５】
図９と図１０は、半導体基板８００の製造過程における断面例を示す。以下、図面を用いて半導体基板８００の製造方法を説明する。半導体基板８００の製造方法は、半導体基板１００の製造方法と同様に、ベース基板８０２の上に開口を有する阻害層８０４を形成する工程と、ベース基板８０２の上にシード結晶８０６を形成する工程と、シード結晶８０６をアニールする工程と、第１伝導型の半導体８１２を形成する工程と、第１伝導型と反対の伝導型の第２伝導型の半導体８１４を形成する工程と、第１伝導型の半導体８１６を形成する工程とを備える。
【００６６】
半導体８１２を形成する工程と半導体８１４を形成する工程との間、および、半導体８１４を形成する工程と半導体８１６を形成する工程との間に、低キャリア濃度半導体を形成する工程をさらに備えてもよい。以下の説明において、半導体基板１００の製造方法と同じプロセスの説明は省略される。
【００６７】
阻害層８０４を形成する工程において、図９に示すように、ベース基板８０２の上に、ベース基板８０２に達する複数の開口８０５を有する阻害層８０４を形成する。例えば、熱酸化法によって、ベース基板８０２の全面に酸化シリコン膜を形成する。エッチング等のフォトリソグラフィ法により、酸化シリコン膜に、ベース基板８０２の表面に到達する複数の開口１０５を形成する。
【００６８】
シード結晶８０６を形成する工程において、複数の開口１０５のそれぞれの内部に、選択エピタキシャル成長法により、複数のシード結晶８０６が形成される。シード結晶８０６は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。また、ベース基板８０２の上にシード結晶８０６の膜を形成して、エッチング等フォトリソグラフィ法によって、シード結晶８０６をパターニングすることにより、阻害層８０４を形成することなく、互いに離れた複数の島状のシード結晶８０６を形成してもよい。
【００６９】
シード結晶８０６をアニールする工程において、図９に示すように、複数のシード結晶８０６を加熱してアニールする。上記シード結晶を形成する工程、および、シード結晶をアニールする工程を、ベース基板８０２を大気に曝露することなく実施してもよい。複数段階に分けてシード結晶８０６をアニールしてもよい。
【００７０】
半導体８１２を形成する工程、半導体８１４を形成する工程、および半導体８１６を形成する工程において、まず図１０に示すように、複数のシード結晶８０６のそれぞれに、バッファ層８０８を選択エピタキシャル成長し、更に図８に示すように、バッファ層８０８の上に、半導体８１２、半導体８１４、および半導体８１６を順次選択エピタキシャル成長する。
【００７１】
例えば、バッファ層８０８、半導体８１２、半導体８１４、および半導体８１６は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ等の３−５族化合物半導体である。この場合、３−５族化合物半導体は、ＭＯＣＶＤ法を用いてエピタキシャル成長される。エピタキシャル成長は、例えば次のように行われる。ＭＯＣＶＤ炉内が高純度水素で十分置換された後、シード結晶８０６を有するベース基板８０２の加熱を開始する。結晶成長時の基板温度は、４５０℃から８００℃であってよい。ベース基板８０２が適切な温度に安定したところで炉内に砒素原料または燐原料を導入する。続いてガリウム原料、アルミニウム原料またはインジウム原料を導入して、３−５族化合物半導体をエピタキシャル成長させる。
【００７２】
３族元素原料として、例えば、トリメチルガリウム（ＴＭＧ）およびトリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）を使用し、５族元素原料ガスとして、例えば、アルシン（ＡｓＨ３）、ターシャリブチルアルシン（（ＣＨ３）３ＣＡｓＨ２）、ホスフィン（ＰＨ３）、ターシャリブチルホスフィン（（ＣＨ３）３ＣＰＨ２）を使用する。ドナー不純物元素として、Ｓｉ、Ｓ、Ｓｅ、またはＴｅを添加してよい。アクセプタ不純物元素として、Ｃ、Ｍｇ、またはＺｎを添加してよい。
【００７３】
エピタキシャル成長は、例えば、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度１〜３μｍ／ｈｒの条件で実施される。他の例において、エピタキシャル成長は、反応炉内圧力０．１ａｔｍ、成長温度５５０℃、成長速度０．１〜１μｍ／ｈｒの条件で実施され、３０ｎｍ程度のＧａＡｓが積層された後、いったん中断される。その後、砒素原料雰囲気を維持しつつ成長温度を６５０℃まで昇温し、再び反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１〜３μｍ／ｈｒの条件でエピタキシャル成長させてもよい。原料のキャリアガスとして、例えば高純度水素が用いられる。シード結晶８０６をアニールする工程、半導体８１２を形成する工程、半導体８１４を形成する工程、および半導体８１６を形成する工程は、ベース基板８０２を大気に曝露することなく実施してもよい。
【００７４】
図１１は、他の実施形態である光デバイス１１００の断面の一例を示す。光デバイス１１００は、半導体基板８００を用いて製造できる光デバイスの一例である。光デバイス１１００は、トランジスタＴ０１とトランジスタＴ０２とを備える。トランジスタＴ０１およびトランジスタＴ０２は、ヘテロ接合トランジスタであってよい。本実施態様において、トランジスタＴ０１とトランジスタＴ０２として、ヘテロ接合バイポーラトランジスタの例を説明するが、トランジスタＴ０１とトランジスタＴ０２は、ＨＥＭＴ（高電子移動度トランジスタ）、ｐ−ＨＥＭＴ（擬格子整合高電子移動度トランジスタ）、ＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）等であってもよい。以下の説明において、トランジスタＴ０１とトランジスタＴ０２として、ＮＰＮ型トランジスタの例を説明するが、ＰＮＰ型トランジスタであってもよい。
【００７５】
トランジスタＴ０１は、ベース基板８０２、阻害層８０４、シード結晶８０６、バッファ層８０８、Ｎ型半導体８１２、Ｐ型半導体８１４、Ｎ型半導体８１６、ベース電極１１４２、エミッタ電極１１４４、およびコレクタ電極１１４６を備える。トランジスタＴ０１は、半導体接合界面８２４および半導体接合界面８２６の近傍において、低キャリア濃度半導体を有する。例えば、低キャリア濃度半導体は、空乏層などの空間電荷領域を含む。
【００７６】
トランジスタＴ０１は、Ｎ型半導体８１２とＰ型半導体８１４との間に、Ｉ型半導体層を備えてよく、Ｐ型半導体８１４とＮ型半導体８１６との間に、Ｉ型半導体層を備えてもよい。また、Ｎ型半導体８１６は、ドナー不純物元素のドーピング濃度が異なる複数の半導体層の積層体であってもよい。トランジスタＴ０２は、トランジスタＴ０１と同様の構成を有してよい。従って、以下の説明において、トランジスタＴ０１と区別する必要がある場合を除き、トランジスタＴ０２についての説明が省略される。
【００７７】
Ｎ型半導体８１２は、トランジスタＴ０１のコレクタを形成してよい。Ｐ型半導体８１４は、トランジスタＴ０１のベースを形成してよい。Ｎ型半導体８１６は、トランジスタＴ０１のエミッタを形成してよい。
【００７８】
ベース電極１１４２は、ベースであるＰ型半導体８１４に接して形成され、Ｐ型半導体８１４を外部回路に接続する。ベース電極１１４２は、伝導性のある材料によって形成される。ベース電極１１４２は、金属によって形成される。ベース電極１１４２の材料は、例えば、ＡｕＺｎ、ＣｒＡｕ、Ｔｉ／Ｐｔ、Ｔｉ／Ｐｔ／Ａｕである。ベース電極１１４２は、例えば、スパッタ法、真空蒸着法により形成される。
【００７９】
エミッタ電極１１４４は、エミッタであるＮ型半導体８１６に接して形成され、Ｎ型半導体８１６を外部回路に接続する。エミッタ電極１１４４は、導電性材料によって形成される。エミッタ電極１１４４は、例えば金属で形成される。エミッタ電極１１４４の材料は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕである。エミッタ電極１１４４は、例えば、スパッタ法、真空蒸着法により形成される。
【００８０】
コレクタ電極１１４６は、コレクタであるＮ型半導体８１２に接して形成され、Ｎ型半導体８１２を外部回路に接続する。コレクタ電極１１４６は、導電性材料によって形成される。コレクタ電極１１４６は、例えば金属で形成される。コレクタ電極１１４６の材料は、例えば、ＡｕＧｅ／Ｎｉ／Ａｕである。コレクタ電極１１４６は、例えば、スパッタ法、真空蒸着法により形成される。
【００８１】
トランジスタＴ０１およびトランジスタＴ０２は、通常のＨＢＴとして、そのスイッチング機能または増幅機能等を電気回路において利用することができる。トランジスタＴ０１およびトランジスタＴ０２を、供給される駆動電流に応じて光を出力する発光半導体を有する発光素子、または、光の照射を受けて光電流を発生する受光半導体を有する受光素子を含む光電半導体として機能させることもできる。
【００８２】
具体的には、エミッタであるＮ型半導体８１６とベースであるＰ型半導体８１４との間の半導体接合界面８２６には、ＰＮ接合が形成される。半導体接合界面８２６の近傍に空間電荷領域を含む低キャリア濃度半導体が生成される。当該空間電荷領域は、例えば空乏層である。Ｎ型半導体８１６とＰ型半導体８１４との間に形成されたＰＮ接合に順電圧を印加すると、Ｎ型半導体８１６から電子が、Ｐ型半導体８１４から正孔が当該低キャリア濃度半導体に移動して、電子および正孔が再結合することによって光が発せられる。つまり、Ｎ型半導体８１６、Ｐ型半導体８１４、および当該低キャリア濃度半導体が、供給される駆動電流に応じて光を出力する発光半導体として機能する。
【００８３】
同様に、ベースであるＰ型半導体８１４とコレクタであるＮ型半導体８１２との間の半導体接合界面８２４には、ＰＮ接合が形成される。半導体接合界面８２４の近傍に空間電荷領域を含む低キャリア濃度半導体が生成される。当該空間電荷領域は、例えば空乏層である。当該低キャリア濃度半導体に光が入射することにより、結晶格子に結合されていた電子が結合を解き放たれて自由電子となり、自由な電子あるいは正孔が発生する。つまり、Ｐ型半導体８１４、Ｎ型半導体８１２、および当該低キャリア濃度半導体が、光の照射を受けて光電流を発生する受光半導体として機能する。ベースであるＰ型半導体８１４とコレクタであるＮ型半導体８１２との間に、ノンドープの半導体層が設けられてもよい。この場合には、Ｐ型半導体８１４とＮ型半導体８１２との間にＰＩＮ接合が形成され、より高速の受光素子として利用できる。
【００８４】
上述のように、トランジスタＴ０１およびＴ０２が、発光素子として機能する場合には、トランジスタＴ０１とＴ０２のうち、一方のトランジスタのエミッタ−ベース間の半導体接合界面近傍の低キャリア濃度半導体が発光部であり、他方のトランジスタが当該低キャリア濃度半導体に駆動電流を供給するトランジスタである。また、トランジスタＴ０１およびＴ０２が、受光素子として機能する場合には、トランジスタＴ０１とＴ０２のうち、一方のトランジスタのベース−コレクタ間の半導体接合界面近傍の低キャリア濃度半導体が受光部であり、他方のトランジスタが当該低キャリア濃度半導体から生成される光電流を増幅するトランジスタである。
【００８５】
図１１に示す光デバイス１１００は、Ｔ０１とＴ０２の二つのトランジスタしか含まないが、より多くのトランジスタを含んでもよい。一部のトランジスタを発光素子および受光素子とする構造により、光デバイス１１００は、トランジスタＴ０１を形成する一つのプロセスによって、発光素子、受光素子、駆動用トランジスタ、増幅用トランジスタ等を同一ベース基板８０２にモノリシックに形成することができる。結果として、光デバイスの高集積化および高速化が達成される。
【００８６】
図１１に示す光デバイス１１００において、発光素子のような光デバイスとなる部分と、トランジスタのような電子デバイスとなる部分とが、共通するエピタキシャル半導体積層構造を構成する半導体８１２、半導体８１４、および半導体８１６により形成される。発光素子のような光デバイスとなる部分と、トランジスタのような電子デバイスとなる部分は、同一のベース基板８０２の上に形成された異なるエピタキシャル積層構造から形成されてもよい。例えば、半導体基板８００における半導体８１２、半導体８１４、および半導体８１６に、トランジスタが形成され、その上に複数の半導体層がエピタキシャル成長されて、当該半導体層に発光素子が形成されてもよい。
【００８７】
図１２および図１３は、光デバイス１１００の製造過程における断面例を示す。以下、図面を用いて、光デバイス１１００を製造する方法を説明する。
【００８８】
半導体基板８００を用いて、半導体８１６に接してエミッタ電極１１４４を形成する。例えば、エミッタ電極１１４４は、フォトリソグラフィ法により、半導体８１６の表面に、エミッタ電極１１４４を形成すべき部位に開口を有するレジストマスクを形成して、電極用金属を蒸着した後、レジストをリフトオフすることによって形成される。図１２に示すように、エッチング等のフォトリソグラフィ法により、エミッタメサを形成する。次に図１３に示すように、エッチング等のフォトリソグラフィ法により、コレクタメサを形成し、ベース電極１１４２を形成する。続いて図１１に示すように、コレクタ電極１１４６を形成する。なお、メサ形成と電極形成の順序は、上記の順序に限定されない。例えば、エミッタメサを形成した後に、エミッタ電極１１４４を形成してもよい。
【００８９】
以上、ＨＢＴのエミッタ−ベース接合を発光素子として、ＨＢＴのベース−コレクタ接合を受光素子とする例を説明したが、ｐ−ＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ−Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）のバッファ層にメタル電極を形成したＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔ−Ｍｅｔａｌ）構造の光ディテクターであってもよい。
【００９０】
図１４は、他の実施態様である光デバイス１４００の断面の一例を示す。光デバイス１４００は、ベース基板１４０２、保護膜１４０４、素子分離絶縁層１４７２、トランジスタＴ０１、トランジスタＴ０２、トランジスタＴ０３、トランジスタＴ０４、トランジスタＴ１１、トランジスタＴ１２、トランジスタＴ１３、およびトランジスタＴ１４を備える。トランジスタＴ０１、トランジスタＴ０２、トランジスタＴ０３およびトランジスタＴ０４は、光デバイス１１００におけるトランジスタＴ０１に対応し、同じ構成を有してよい。
【００９１】
トランジスタＴ１１、トランジスタＴ１２、トランジスタＴ１３およびトランジスタＴ１４は、活性領域がベース基板１４０２に含まれるシリコンに形成されているシリコンデバイスであってよい。本実施態様において、シリコンデバイスとして、Ｔ１１、Ｔ１２、Ｔ１３およびＴ１４のように、電界効果トランジスタが例示される。他に、シリコンデバイスは、ダイオード（ツェナーダイオードを含む）、トランジスタ、論理回路、スイッチ回路、アナログ回路、キャパシタ、インダクタ等を含む電子回路、および光導波路、光スイッチ、光分波／合波器等を含む光回路であってよい。
【００９２】
ベース基板１４０２は、光デバイス１１００におけるベース基板８０２に対応し、同様の構成を有してよい。保護膜１４０４は、シリコンデバイスＴ１１、Ｔ１２、Ｔ１３およびＴ１４を保護する絶縁膜である。また、保護膜１４０４は、トランジスタＴ０１、Ｔ０２、Ｔ０３およびＴ０４を形成するプロセスにおいては、阻害層の効果を有し、光デバイス１１００における阻害層８０４と同様の構成を有する。
【００９３】
トランジスタＴ０１は、ベース基板１４０２、保護膜１４０４、シード結晶１４０６、バッファ層１４０８、Ｎ型半導体１４１２、Ｐ型半導体１４１４、Ｎ型半導体１４１６、ベース電極１４４２、エミッタ電極１４４４、およびコレクタ電極１４４６を備える。シード結晶１４０６は、光デバイス１１００におけるシード結晶８０６に対応し、同様の構成を有する。バッファ層１４０８は、バッファ層８０８に対応し、同様の構成を有する。Ｎ型半導体１４１２、Ｐ型半導体１４１４およびＮ型半導体１４１６は、それぞれＮ型半導体８１２、Ｐ型半導体８１４およびＮ型半導体８１６に対応し、同様の構成を有する。ベース電極１４４２、エミッタ電極１４４４およびコレクタ電極１４４６は、それぞれベース電極１１４２、エミッタ電極１１４４およびコレクタ電極１１４６に対応して、同様の構成を有する。
【００９４】
本実施態様において、トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４は、ヘテロ接合バイポーラトランジスタとして例示されるが、ヘテロ接合電界効果トランジスタであってもよい。また、トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４の一部がヘテロ接合バイポーラトランジスタで、他がヘテロ接合電界効果トランジスタであってもよい。
【００９５】
トランジスタＴ１１は、ウェル１４５１、ソース１４５２、ゲート電極１４５４、ドレイン１４５６、およびゲート絶縁膜１４５８を備える。本実施態様の説明において、トランジスタＴ１１は、Ｐ型チャンネルを有する電界効果トランジスタとして例示されるが、トランジスタＴ１１は、Ｎ型チャンネルを有する電界効果トランジスタであってもよい。
【００９６】
トランジスタＴ１２は、ウェル１４６１、ドレイン１４６２、ゲート電極１４６４、ソース１４６６、およびゲート絶縁膜１４５８を備える。本実施態様の説明において、トランジスタＴ１２は、Ｎ型チャンネルを有する電界効果トランジスタとして例示されるが、トランジスタＴ１２は、Ｐ型チャンネルを有する電界効果トランジスタであってもよい。
【００９７】
トランジスタＴ１３は、トランジスタＴ１１またはトランジスタＴ１２と同様の構成を有する。トランジスタＴ１４は、トランジスタＴ１２またはトランジスタＴ１１と同様の構成を有する。
【００９８】
トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４は、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ１４と、同一のベース基板１４０２にモノリシックに形成される。トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４は、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３、およびＴ１４と、結合されて電気回路を形成してよい。
【００９９】
光デバイス１４００において、トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４のうち、何れかのトランジスタのエミッタ−ベース間の半導体接合界面近傍の空間電荷領域を含む低キャリア濃度半導体が、供給される駆動電流に応じて光を出力する発光部となる発光半導体であってよい。トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４のうち、何れかのトランジスタのベース−コレクタ間の半導体接合界面近傍の空間電荷領域を含む低キャリア濃度半導体が、光の照射を受けて光電流を発生する受光部となる受光半導体であってよい。
【０１００】
例えば、トランジスタＴ０２の半導体接合界面１４２６近傍の空間電荷領域が発光部であり、トランジスタＴ０１は当該発光部を駆動するスイッチであってよい。また、トランジスタＴ０３の半導体接合界面１４２４近傍の空間電荷領域が受光部であり、トランジスタＴ０４は当該受光部から供給される信号を増幅する増幅器であってよい。
【０１０１】
更に、トランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ１４のシリコンデバイスが発光部または受光部を形成する空間電荷領域の入出力回路を形成してよい。例えば、トランジスタＴ１１およびトランジスタＴ１２により、インバータ回路が形成される。当該インバータ回路を含むドライバ回路は、トランジスタＴ０２の発光部に駆動電流を供給するトランジスタＴ０１を制御する制御信号を出力してよい。また、トランジスタＴ１３およびトランジスタＴ１４は、トランジスタＴ０３の受光部から出力される電気信号を増幅する回路であってもよい。
【０１０２】
本実施形態において、上述のように、発光部を有するトランジスタＴ０２、受光部を有するトランジスタＴ０３、駆動用トランジスタＴ０１、増幅用トランジスタＴ０４、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３、およびＴ１４が同一のベース基板１４０２にモノリシックに形成される。その結果、ヘテロ接合化合物半導体により形成される光デバイスの高感度、高速動作の利点を維持しながら、回路の集積度が向上され、光デバイスの小型化が実現される。
【０１０３】
図１５から図１７は、光デバイス１４００の製造過程における断面例を示す。以下、図面を用いて光デバイス１４００の製造方法を説明する。光デバイス１４００の製造方法は、シリコンデバイスを形成する工程、保護膜および開口を形成する工程、シード結晶１４０６を形成する工程、シード結晶１４０６をアニールする工程、第１伝導型の半導体１４１２を形成する工程、第１伝導型と反対の伝導型の第２伝導型の半導体１４１４を形成する工程、第１伝導型の半導体１４１６を形成する工程、および、発光部、受光部、またはヘテロ接合トランジスタを形成する工程を備える。第１伝導型の半導体１４１２を形成する工程と第２伝導型の半導体１４１４を形成する工程との間、および、第２伝導型の半導体１４１４を形成する工程と第１伝導型の半導体１４１２を形成する工程との間に、低キャリア濃度半導体を形成する工程をさらに備えてもよい。
【０１０４】
シリコンデバイスを形成する工程において、図１５に示すように、シリコンを含むベース基板１４０２の上に、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３およびＴ１４を形成する。当該シリコンデバイスにおいては、活性領域がシリコンに形成される。次に、ベース基板１４０２に、Ｎウェル１４５１と、Ｐウェル１４６１と、素子分離絶縁層１４７２とを形成する。ベース基板１４０２は、シリコン基板であってよい。
【０１０５】
Ｎウェル１４５１は、次のようにして形成される。まず、ベース基板１４０２の表面に、例えば熱酸化法によって酸化シリコン膜を形成する。次に、エッチング等フォトリソグラフィ法によりＮウェル形成予定部の酸化シリコン膜に開口を形成する。当該酸化シリコン膜をマスクとしてリン（Ｐ）等の５族元素イオンを注入することで、Ｎウェル１４５１が形成される。Ｐウェル１４６１は、Ｎウェルと同様な方法で、ボロン（Ｂ）等の３族元素イオンを注入することで形成される。
【０１０６】
素子分離絶縁層１４７２は、次のようにして形成される。ベース基板１４０２の表面に酸化シリコン膜と窒化シリコン膜を形成する。エッチング等のフォトリソグラフィ法により、素子分離絶縁層１４７２を形成する予定部分に酸化膜および窒化膜の開口を形成する。その後、ドライエッチングによりトレンチを形成する。ＣＶＤ法より、トレンチに酸化シリコンを堆積する。化学機械研磨法（ＣＭＰ法と称する場合がある。）により、余分の酸化シリコン膜を除去して、素子分離絶縁層１４７２が完成する。
【０１０７】
続いて、Ｎウェル１４５１およびＰウェル１４６１の上にゲート絶縁膜１４５８を形成し、ゲート電極１４５４、ゲート電極１４６４を形成する。まず、熱酸化法によりゲート絶縁膜１４５８を形成する酸化シリコン膜を形成する。次に、ＣＶＤ法によりリン（Ｐ）をドーピングしたポリシリコン膜を形成する。その後、エッチング等のフォトリソグラフィ法により、ゲート電極１４５４およびゲート電極１４６４を形成する。
【０１０８】
続いて、ソース１４５２、ドレイン１４５６、ドレイン１４６２、ソース１４６６を形成する。Ｐ型のソース１４５２およびドレイン１４５６は、まずエッチング等のフォトリソグラフィ法により、Ｐ型のソース１４５２およびドレイン１４５６が形成される予定部位に、開口を有する酸化シリコン膜をマスクとして、ボロン（Ｂ）等の３族元素イオンを注入することで形成される。Ｎ型のドレイン１４６２とソース１４６６は、まずエッチング等のフォトリソグラフィ法により、Ｎ型のドレイン１４６２とソース１４６６を形成する予定部位に、開口を有する酸化シリコン膜をマスクとして、リン（Ｐ）等の５族元素イオンを注入することで形成される。
【０１０９】
保護膜１４０４および開口１４０５を形成する工程において、図１６に示すように、シリコンデバイスであるトランジスタＴ１１、Ｔ１２、Ｔ１３、およびＴ１４を覆う保護膜１４０４をベース基板１４０２の上に形成する。保護膜１４０４に、ベース基板１４０２に達する開口１４０５を形成する。保護膜１４０４は、熱酸化法により酸化シリコン膜を形成して、エッチング等のフォトリソグラフィ法により、シード結晶１４０６を形成する予定の部位に、ベース基板１４０２の表面に到達する開口１４０５を形成することによって形成される。
【０１１０】
シード結晶１４０６を形成する工程において、開口１４０５の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であるシード結晶１４０６を形成する。シード結晶１４０６は、例えば、エピタキシャル成長法により形成する。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。保護膜１４０４の表面では、シード結晶１４０６のエピタキシャル成長が阻害されるので、シード結晶１４０６が開口１４０５の内部において選択的にエピタキシャル成長する。
【０１１１】
シード結晶１４０６をアニールする工程において、図１６に示すように、シード結晶１４０６が加熱されてアニールされる。上記シード結晶１４０６を形成する工程、および、シード結晶１４０６をアニールする工程は、ベース基板１４０２を大気に曝露することなく実施される。シード結晶１４０６をアニールする工程は、複数段階に分けて実施してもよい。
【０１１２】
半導体１４１２を形成する工程、半導体１４１４を形成する工程、および半導体１４１６を形成する工程において、まず図１７に示すように、複数のシード結晶１４０６のそれぞれに、バッファ層１４０８が選択エピタキシャル成長し、更にバッファ層１４０８の上に、半導体１４１２、半導体１４１４、および半導体１４１６が順次選択エピタキシャル成長する。バッファ層１４０８、半導体１４１２、半導体１４１４、および半導体１４１６は、アニールされたシード結晶１４０６に格子整合または擬格子整合してよい。
【０１１３】
バッファ層１４０８、半導体１４１２、半導体１４１４、および半導体１４１６は、４族半導体または３−５族化合物半導体であってよい。半導体１４１２、半導体１４１４ｍおよび半導体１４１６は、半導体接合界面近傍において空間電荷領域を有する。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
【０１１４】
発光部、受光部、またはヘテロ接合トランジスタを形成する工程において、図１４に示すように、ヘテロ接合トランジスタＴ０１、Ｔ０２、Ｔ０３、およびＴ０４が形成される。トランジスタＴ０１等を形成するプロセスは、光デバイス１１００の製造方法と同様のプロセスであってよい。また、シリコンデバイスＴ１１等を形成する工程の後において、シリコンデバイスの温度を６００℃以下に保ってよい。以上の工程を経て、光デバイス１４００が完成する。
【０１１５】
図１８は、他の実施態様である光デバイス１８００の断面の一例を示す。図１８は、図１４に示す光デバイス１４００の右半分を拡大して、光デバイス１４００に配線等を形成した例が示されている。例えば、シリコンデバイスであるトランジスタＴ１２のソース１４６６が、コンタクト１８８４と配線１８８６を通じてトランジスタＴ０１のベース電極１４４２に結合する。この例において、Ｔ０１のエミッタ−ベース接合が発光部であり、トランジスタＴ１２は、その発光部を駆動するスイッチである。
【０１１６】
図１９と図２０は、光デバイス１８００の製造過程における断面例を示す。以下、図面を用いて、光デバイス１８００の製造方法が説明される。光デバイス１８００の製造方法は、パッシベーション膜１８８２を形成する工程と、接続部を露出する工程と、結合する工程とを備える。
【０１１７】
パッシベーション膜１８８２を形成する工程において、図１９に示すように、パッシベーション膜１８８２が形成され、ＣＭＰ法により、パッシベーション膜１８８２の表面が平坦化される。パッシベーション膜１８８２は、例えば、シリコン酸化膜、シリコン窒化膜、金属酸化膜である。パッシベーション膜１８８２は、例えば、ＣＶＤ法、スパッタ法により形成される。
【０１１８】
接続部を露出する工程において、パッシベーション膜１８８２および保護膜１４０４の少なくとも一部を除去し、図２０に示すように、開口１８８５を形成し、シリコンデバイスに結合する接続部を露出する。パッシベーション膜１８８２等を除去する方法は、例えば、エッチング等フォトリソグラフィ法である。
【０１１９】
結合する工程において、図１８に示すように、開口１８８５にコンタクト１８８４を形成し、更に配線１８８６を形成して、トランジスタＴ０１とトランジスタＴ１２を結合する。以上の工程を経て、光デバイス１８００が完成する。
【０１２０】
以上の工程において、シリコンデバイスの温度は６００℃以下に保たれ、好ましくは４５０℃以下に保たれる。本実施形態において、発光部を有する発光素子ならびに受光部を有する受光素子、駆動用トランジスタ、増幅用トランジスタ、および周辺回路を形成するシリコンデバイスが、同一基板にモノリシックに形成される。その結果、ヘテロ接合化合物半導体により形成される光デバイスの高感度、高速動作の利点を維持しながら、全体回路の集積度が向上し、光デバイスの小型化が実現される。
【０１２１】
（実施例１）
以下、図８に示す半導体基板８００を製作した実施例１を説明する。ベース基板８０２として、市販のシリコンウエハを準備した。阻害層８０４として、ベース基板８０２の表面に熱酸化法によりＳｉＯ２層を形成した。ＳｉＯ２層の厚さの平均値は、１μｍであった。フォトリソグラフィ法により、阻害層８０４であるＳｉＯ２層の一部に、開口８０５を形成した。開口８０５の大きさは、１５μｍ×１５μｍである。
【０１２２】
開口８０５が形成された阻害層８０４を有するベース基板８０２を、ＣＶＤ製膜装置（反応炉）内に設置した。その後、阻害層８０４の開口８０５内に、シード結晶８０６としてＧｅ結晶層を選択的に形成した。Ｇｅ結晶層は、原料ガスがＧｅＨ４、反応炉内圧力が２．６ｋＰａ、成長温度が４００℃の条件で、まず約２０ｎｍの厚さまで成膜した。その後、成長温度を６００℃に昇温して、Ｇｅ結晶層を約１μｍの厚さになるまでさらに成膜した。
【０１２３】
次に、Ｓｉ結晶よりＧｅ結晶に吸収されやすい波長の赤外線を含むランプ光を照射し、Ｇｅ結晶を選択的に加熱し、Ｇｅ結晶をアニールした。アニールの条件は、８００℃、１０分間であった。次に、アニールされたＧｅ結晶をシード層として、当該Ｇｅ結晶の上に、ＭＯＣＶＤ法により、３−５族化合物半導体結晶を選択エピタキシャル成長した。３−５族化合物半導体結晶の選択エピタキシャル成長により、バッファ層８０８、Ｎ型の半導体８１２、Ｐ型の半導体８１４およびＮ型の半導体８１６を形成した。
【０１２４】
バッファ層８０８の形成は、２段階に分けて行われた。反応炉内圧力が０．１ａｔｍ、成長温度が５５０℃、トリメチルガリウム（ＴＭＧ）の流量が５ｃｃ／分、アルシン（ＡｓＨ３）の流量が５００ｃｃ／分、高純度水素キャリアガスの流量が８０ｌ／分である条件の下で、成長速度１μｍ／ｈｒで、３０ｎｍ程度のＧａＡｓ層を積層した。その後、いったんトリメチルガリウム供給が停止され、ＧａＡｓの結晶成長を中断した。その後アルシン／水素雰囲気が維持され、成長温度を６５０℃まで昇温して、温度を安定化した。その後、再びトリメチルガリウムの供給を開始し、１μｍの厚みのバッファ層８０８（ノンドープＧａＡｓ層）を形成した。
【０１２５】
Ｎ型の半導体８１２として、厚さ１μｍのＮ型ＧａＡｓを形成した。バッファ層８０８の成長に用いたガスに、不純物ガスとしてジシランを添加することで、Ｎ型不純物元素としてのＳｉをドープし、Ｎ型ＧａＡｓを形成した。Ｎ型ＧａＡｓの形成において、途中でジシラン供給量を変更した。前半の厚さ０．５μｍのＧａＡｓ層の電子濃度は３×１０１８／ｃｍ３であり、後半の厚さ０．５μｍのＧａＡｓ層の電子濃度は２×１０１６／ｃｍ３であった。以上のような２層構造のＮ型ＧａＡｓ層を形成した。
【０１２６】
Ｐ型の半導体８１４として、厚さが８０ｎｍで、正孔濃度が２×１０１９／ｃｍ３であるＰ型ＧａＡｓを形成した。バッファ層８０８の成長に用いられるガスに、不純物ガスとしてトリクロロブロモメタン（ＣＣｌ３Ｂｒ）を添加することで、Ｐ型不純物元素としてＣをドープして、Ｐ型ＧａＡｓを形成した。
【０１２７】
Ｎ型の半導体８１６として、Ｎ型ＩｎＧａＰ、Ｎ型ＧａＡｓおよびＮ型ＩｎＧａＡｓを順次堆積した積層体を形成した。半導体８１４の形成時に供給されたトリメチルガリウム、トリクロロブロモメタンおよびアルシンガスの供給を停止し、１ｌ／分の流量でホスフィン（ＰＨ３）を導入し、反応炉内の雰囲気を置換した。続いて、トリメチルガリウム、トリメチルインジウムおよびジシランの供給を開始し、厚さ４０ｎｍ、電子濃度２×１０１７／ｃｍ３のＮ型ＩｎＧａＰを形成した。その後いったん全ての原料ガスの供給を停止し、アルシンガスの供給を再開し、反応炉内の雰囲気を置換した。続いて、その他の原料ガスの供給も開始し、厚さ２００ｎｍ、電子濃度２×１０１８／ｃｍ３のＮ型ＧａＡｓを形成した。さらに、成長温度を５００℃として、厚さ５００ｎｍ、濃度２×１０１９／ｃｍ３のＮ型ＩｎＧａＡｓを形成し、半導体基板８００を製作した。
【０１２８】
（実施例２）
実施例１で製作された半導体基板８００を用いて、図１１に示す光デバイス１１００を製作した実施例２を説明する。光デバイス１１００に含まれるトランジスタＴ０１およびトランジスタＴ０２として、半導体基板８００の半導体８１２、半導体８１４、および半導体８１６層の各々を、コレクタ層、ベース層、およびエミッタ層として用いたＨＢＴを形成した。ＨＢＴの形成方法の説明は省略する。トランジスタＴ０１およびトランジスタＴ０２の動作を試験した結果、１ｋＡ／ｃｍ2のコレクタ電流密度における電流増幅率として、１６５および１７５が得られた。トランジスタＴ０１およびトランジスタＴ０２が電流増幅素子として、正常に動作することが確認された。
【０１２９】
（実施例３）
実施例１で製作された半導体基板８００を用いて、図６に示す光デバイス６００を発光デバイスとして製作した。Ｎ型の半導体８１６として形成したＮ型ＩｎＧａＰ、Ｎ型ＧａＡｓ、およびＮ型ＩｎＧａＡｓの積層体から、Ｎ型ＩｎＧａＡｓおよびＮ型ＧａＡｓをエッチングにより除去した。エッチング後に残されたＮ型ＩｎＧａＰが、図６における半導体１１４に相当する。Ｐ型の半導体８１４が、図６における半導体１１２に相当する。半導体１１４（Ｎ型半導体）の一部を除去し、半導体１１２（Ｐ型半導体）の表面を露出した。半導体１１４上に、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、加熱することにより、電極６３４（Ｎ型オーミック電極）を形成した。一部露出された半導体１１２（Ｐ型半導体）上にＡｕＺｎを蒸着し、加熱することにより、電極６３２（Ｐ型オーミック電極）を形成した。
【０１３０】
このようにして形成されたＰＮ接合を有する素子Ｐ０１に順バイアス電圧を印加すると、波長約８６０ｎｍの発光が観測された。よって、発光デバイスとして正常に動作することが確認された。図２１は、素子Ｐ０１に駆動電流が印加された場合の発光の観測結果を示す。横軸は印加した駆動電流であり、縦軸は光の出力を示す。図２１に示すように、２０から７０ｍＡの範囲の駆動電流が印加されると、ほぼ印加電流に比例した強度の発光が観測された。
【０１３１】
（実施例４）
実施例１で製作された半導体基板８００を用いて、図６に示す光デバイス６００を受光デバイスとして製作した。Ｎ型の半導体８１６として形成したＮ型ＩｎＧａＡｓ、Ｎ型ＧａＡｓ、およびＮ型ＩｎＧａＰの積層体をエッチングにより除去することにより露出したＰ型ＧａＡｓ層が、図６における半導体１１４に相当する。厚さが０．５μｍ、電子濃度が３×１０１８／ｃｍ３であるＮ型ＧａＡｓ層と、厚さが０．５μｍ、電子濃度が２×１０１６／ｃｍ３であるＮ型ＧａＡｓ層とによって構成される２層構造の半導体８１２が、図６における半導体１１２層に相当する。
【０１３２】
半導体１１４（Ｐ型半導体）の一部を除去し、さらに半導体１１２（Ｎ型半導体）のうち、電子濃度が２×１０１６／ｃｍ３のＮ型ＧａＡｓ層の一部も除去し、電子濃度が３×１０１８／ｃｍ３のＮ型ＧａＡｓ層の一部を露出した。半導体１１４の上にＡｕＺｎを蒸着し、加熱することにより、電極６３４（Ｐ型オーミック電極）を形成した。一部露出した、電子濃度が３×１０１８／ｃｍ３であるＮ型ＧａＡｓ層の表面に、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、加熱することにより、電極６３２（Ｎ型オーミック電極）を形成した。
【０１３３】
このようにして形成したＰＮ接合を有する素子Ｐ０１に、波長６３３ｎｍのＨｅＮｅレーザー光を照射したところ、電極６３２および電極６３４の間で、照射レーザー光強度に応じた光電流が観測された。これにより、素子Ｐ０１が受光デバイスとして正常に動作することが確認された。図２２は、素子Ｐ０１にレーザー光が入射されたときの光電流の観測結果を示す。横軸はレーザー光の強度であり、縦軸は光電流を示す。図２２に示すように、照射されるレーザー光の強度が増加すると、レーザー光強度に比例して、光電流が増加した。
【０１３４】
以上のようにして、単一のシリコン基板上に選択的に形成された半導体結晶を用い、発光デバイス、受光デバイス、および信号増幅用として使用可能なヘテロ接合トランジスタがモノリシックに形成されることが確認された。
【０１３５】
（実施例５）
ベース基板１０２として、シリコン基板（シリコンウエハ）を準備した。阻害層１０４として、ベース基板１０２の表面に熱酸化法によりＳｉＯ２層を形成した。ＳｉＯ２層の厚さの平均値は、０．１μｍであった。フォトリソグラフィ法により、阻害層１０４であるＳｉＯ２層の一部に、開口１０５を形成した。開口１０５の大きさは、２０μｍ×２０μｍとした。
【０１３６】
開口１０５が形成された阻害層１０４を有するベース基板１０２を、ＣＶＤ製膜装置（反応炉）の内部に設置した。その後、阻害層１０４の開口１０５内に、シード結晶１０６としてＧｅ結晶を選択的に形成した。Ｇｅ結晶は、実施例１と同様な条件で形成した。
【０１３７】
Ｓｉ結晶よりＧｅ結晶に吸収されやすい波長の赤外線を含むランプ光をベース基板１０２の全体に照射し、Ｇｅ結晶を選択的に加熱した。この加熱によりＧｅ結晶をアニールした。８００℃に加熱する第1アニールを１０分間実行した後、６８０℃に加熱する第２アニールを１０分間実行し、第1アニールおよび第２アニールを１０回繰り返した。アニールは、Ｇｅ結晶を形成した後、ベース基板１０２を反応炉から取り出すことなく実施した。
【０１３８】
図２３は、ベース基板１０２であるシリコン基板とその上に形成したＧｅ結晶との界面近傍における断面ＳＥＭ写真である。図２４は、図２３の解析領域におけるエネルギー分散型蛍光Ｘ線分析の結果を示す。図２４に示すように、解析領域がシリコン基板とＧｅ結晶との界面よりシリコン基板側にあるにも関わらず、Ｇｅ元素の信号が強く検出された。一方図示はしないが、アニール前の同様な観察では、Ｇｅ元素の信号がほとんど検出されず、Ｓｉ元素の信号が大部分であった。
【０１３９】
以上の分析結果から、アニールによりＧｅ原子がシリコン基板内に拡散していることが確認できた。この分析結果は、ベース基板１０２とシード結晶１０６との界面に接して、ベース基板１０２の内部に組成がＳｉＧｅである界面領域が含まれることを示す。また、Ｇｅ原子がシリコン基板の内部に拡散している結果から、シード結晶１０６のシリコン組成ｙ１と、上記した界面領域のシリコン組成ｙ３とが、ｙ３＞ｙ１の関係を満足する。
【０１４０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【符号の説明】
【０１４１】
１００ 半導体基板、１０２ ベース基板、１０４ 阻害層、１０５ 開口、１０６ シード結晶、１０８ バッファ層、１１２ 半導体、１１４ 半導体、１２２ 半導体接合界面、６００ 光デバイス、６３２ 電極、６３４ 電極、８００ 半導体基板、８０２ ベース基板、８０４ 阻害層、８０５ 開口、８０６ シード結晶、８０８ バッファ層、８１２ 半導体、８１４ 半導体、８１６ 半導体、８２４ 半導体接合界面、８２６ 半導体接合界面、１１００ 光デバイス、１１４２ ベース電極、１１４４ エミッタ電極、１１４６ コレクタ電極、１４００ 光デバイス、１４０２ ベース基板、１４０４ 保護膜、１４０５ 開口、１４０６ シード結晶、１４０８ バッファ層、１４１２ 半導体、１４１４ 半導体、１４１６ 半導体、１４２４ 半導体接合界面、１４２６ 半導体接合界面、１４４２ ベース電極、１４４４ エミッタ電極、１４４６ コレクタ電極、１４５１ ウェル、１４５２ ソース、１４５４ ゲート電極、１４５６ ドレイン、１４５８ ゲート絶縁膜、１４６１ ウェル、１４６２ ドレイン、１４６４ ゲート電極、１４６６ ソース、１４７２ 素子分離絶縁層、１８００ 光デバイス、１８８２ パッシベーション膜、１８８４ コンタクト、１８８５ 開口、１８８６ 配線
【特許請求の範囲】
【請求項１】
シリコンを含むベース基板と、
前記ベース基板上に設けられた複数のシード結晶と、
前記複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体、または光の照射を受けて光電流を発生する受光半導体を含む光電半導体が形成されており、
前記複数の３−５族化合物半導体のうち、前記光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタが形成されている光デバイス。
【請求項２】
前記ヘテロ接合トランジスタは、前記発光半導体に前記駆動電流を供給するか、または前記光電流を増幅する請求項１に記載の光デバイス。
【請求項３】
前記ベース基板の上方に形成され、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、
前記複数のシード結晶が、前記複数の開口の内部に形成されている請求項１または請求項２に記載の光デバイス。
【請求項４】
前記複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であり、
前記発光半導体および前記受光半導体が、３−５族化合物半導体である請求項１から請求項３の何れか一項に記載の光デバイス。
【請求項５】
前記光電半導体が、
Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、
前記第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、
前記第１伝導型半導体および前記第２伝導型半導体の間に形成された、前記第１伝導型半導体および前記第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体と
を有する請求項１から請求項４の何れか一項に記載の光デバイス。
【請求項６】
前記ベース基板のシリコンからなる領域に形成されたシリコンデバイスをさらに備え、
前記光電半導体は、前記シリコンデバイスと電気的に結合されている請求項１から請求項５の何れか一項に記載の光デバイス。
【請求項７】
前記光電半導体が前記発光半導体を有する場合に、前記シリコンデバイスは、前記発光半導体に前記駆動電流を供給し、前記光電半導体が前記受光半導体を有する場合に、前記シリコンデバイスは、前記光電流を増幅する請求項６に記載の光デバイス。
【請求項８】
前記光電半導体は、前記ヘテロ接合トランジスタを介して前記シリコンデバイスに電気的に結合されている請求項６に記載の光デバイス。
【請求項９】
前記光電半導体が前記発光半導体を有する場合に、前記シリコンデバイスは、前記ヘテロ接合トランジスタを制御する制御信号を出力し、前記光電半導体が前記受光半導体を有する場合に、前記シリコンデバイスは、前記ヘテロ接合トランジスタが出力する電気信号を増幅する請求項８に記載の光デバイス。
【請求項１０】
シリコンを含むベース基板と、
前記ベース基板の上方に設けられた複数のシード結晶と、
前記複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つが、供給される駆動電流に応じて光を出力する発光半導体となり得る半導体、または光の照射を受けて光電流を発生する受光半導体となり得る半導体を含む光電半導体を有する半導体であり、
前記複数の３−５族化合物半導体のうち、前記光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体が、ヘテロ接合トランジスタが形成され得る半導体である半導体基板。
【請求項１１】
前記ヘテロ接合トランジスタは、前記発光半導体に前記駆動電流を供給するか、または前記光電流を増幅する請求項１０に記載の半導体基板。
【請求項１２】
前記ベース基板の上方に形成され、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、
前記複数のシード結晶が、前記複数の開口の内部に形成されている請求項１０または請求項１１に記載の半導体基板。
【請求項１３】
前記複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である請求項１０から請求項１２の何れか一項に記載の半導体基板。
【請求項１４】
前記ベース基板と前記複数のシード結晶とが接しており、
前記ベース基板と前記複数のシード結晶との界面に接して、前記ベース基板内に、組成がＣｘ３Ｓｉｙ３Ｇｅｚ３Ｓｎ１−ｘ３−ｙ３−ｚ３（０≦ｘ３＜１、０＜ｙ３≦１、０≦ｚ３≦１、かつ０＜ｘ３＋ｙ３＋ｚ３≦１）である界面領域を含み、
前記複数のシード結晶のシリコン組成ｙ１よりも前記界面領域のシリコン組成ｙ３が大きい請求項１０から請求項１３の何れか一項に記載の半導体基板。
【請求項１５】
前記光電半導体が、
Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、
前記第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、
前記第１伝導型半導体および前記第２伝導型半導体の間に形成された、前記第１伝導型半導体および前記第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体と
を有する請求項１０から請求項１４の何れか一項に記載の半導体基板。
【請求項１６】
前記複数の３−５族化合物半導体のそれぞれが、供給される駆動電流に応じて光を出力し得る発光半導体または光の照射を受けて光電流を発生し得る受光半導体を有する光電半導体、および、ヘテロ接合トランジスタが形成され得る半導体である請求項１０から請求項１５の何れか一項に記載の半導体基板。
【請求項１７】
シリコンを含むベース基板上に複数のシード結晶を形成する段階と、
前記複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、
前記複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体または光の照射を受けて光電流を発生する受光半導体を含む光電半導体を形成する段階と、
前記複数の３−５族化合物半導体のうち、前記光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタを形成する段階と、
前記光電半導体と前記ヘテロ接合トランジスタとを接続する段階と
を備える光デバイスの製造方法。
【請求項１８】
前記ベース基板の前記シリコンからなる領域にシリコンデバイスを形成する段階と、
前記シリコンデバイスを覆う保護膜を前記ベース基板の上方に形成し、前記保護膜に前記ベース基板の少なくとも一部を露出する開口を形成する段階と
をさらに備え、
前記複数のシード結晶を形成する段階においては、前記開口の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である複数のシード結晶を形成し、
前記光電半導体を形成する段階および前記ヘテロ接合トランジスタを形成する段階の後に、
前記保護膜の少なくとも一部を除去して、前記シリコンデバイスの少なくとも一部を露出する段階と、
前記発光半導体、前記受光半導体、および前記ヘテロ接合トランジスタから選択された少なくとも１つと前記シリコンデバイスとを結合する段階と
をさらに備える請求項１７に記載の光デバイスの製造方法。
【請求項１９】
前記シリコンデバイスを形成する段階の後において、前記シリコンデバイスの温度を６００℃以下に保つ請求項１８に記載の光デバイスの製造方法。
【請求項２０】
前記複数のシード結晶は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である請求項１７から請求項１９の何れか一項に記載の光デバイスの製造方法。
【請求項２１】
前記複数のシード結晶を形成する段階においては、前記ベース基板上に前記複数のシード結晶を互いに離して形成する請求項１７から請求項２０の何れか一項に記載の光デバイスの製造方法。
【請求項２２】
前記複数のシード結晶をアニールする段階をさらに備え、
前記複数のシード結晶を形成する段階、および、前記複数のシード結晶をアニールする段階において、前記ベース基板を大気に曝露することなく実施する請求項１７から請求項２１の何れか一項に記載の光デバイスの製造方法。
【請求項２３】
前記複数のシード結晶をアニールする段階、および、前記複数の３−５族化合物半導体を結晶成長させる段階を、前記ベース基板を大気に曝露することなく実施する請求項２２に記載の光デバイスの製造方法。
【請求項２４】
シリコンを含むベース基板の上方に複数のシード結晶を形成する段階と、
前記複数のシード結晶をアニールする段階と、
前記複数のシード結晶のそれぞれに格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と
を備え、
前記複数の３−５族化合物半導体を結晶成長させる段階においては、
前記アニールされた複数のシード結晶のそれぞれに、Ｐ型またはＮ型の第１伝導型の不純物を含む複数の第１伝導型第１半導体を結晶成長させ、
前記複数の第１伝導型第１半導体のそれぞれに、前記複数の第１伝導型第１半導体と反対の伝導型を示す不純物を含む複数の第２伝導型半導体を結晶成長させ、
前記複数の第２伝導型半導体のそれぞれに、前記複数の第１伝導型第１半導体と同じ伝導型を示す不純物を含む複数の第１伝導型第２半導体を結晶成長させる半導体基板の製造方法。
【請求項２５】
前記複数のシード結晶を形成する段階の前に、前記ベース基板の上方に、前記ベース基板の少なくとも一部を露出する開口を有し、結晶成長を阻害する阻害層を形成する段階をさらに備え、
前記複数のシード結晶を形成する段階においては、前記開口の内部で前記複数のシード結晶を選択エピタキシャル成長させ、
前記複数の３−５族化合物半導体を結晶成長させる段階においては、前記複数の第１伝導型第１半導体、前記複数の第２伝導型半導体、および前記複数の第１伝導型第２半導体を選択エピタキシャル成長させる請求項２４に記載の半導体基板の製造方法。
【請求項１】
シリコンを含むベース基板と、
前記ベース基板上に設けられた複数のシード結晶と、
前記複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体、または光の照射を受けて光電流を発生する受光半導体を含む光電半導体が形成されており、
前記複数の３−５族化合物半導体のうち、前記光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタが形成されている光デバイス。
【請求項２】
前記ヘテロ接合トランジスタは、前記発光半導体に前記駆動電流を供給するか、または前記光電流を増幅する請求項１に記載の光デバイス。
【請求項３】
前記ベース基板の上方に形成され、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、
前記複数のシード結晶が、前記複数の開口の内部に形成されている請求項１または請求項２に記載の光デバイス。
【請求項４】
前記複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であり、
前記発光半導体および前記受光半導体が、３−５族化合物半導体である請求項１から請求項３の何れか一項に記載の光デバイス。
【請求項５】
前記光電半導体が、
Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、
前記第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、
前記第１伝導型半導体および前記第２伝導型半導体の間に形成された、前記第１伝導型半導体および前記第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体と
を有する請求項１から請求項４の何れか一項に記載の光デバイス。
【請求項６】
前記ベース基板のシリコンからなる領域に形成されたシリコンデバイスをさらに備え、
前記光電半導体は、前記シリコンデバイスと電気的に結合されている請求項１から請求項５の何れか一項に記載の光デバイス。
【請求項７】
前記光電半導体が前記発光半導体を有する場合に、前記シリコンデバイスは、前記発光半導体に前記駆動電流を供給し、前記光電半導体が前記受光半導体を有する場合に、前記シリコンデバイスは、前記光電流を増幅する請求項６に記載の光デバイス。
【請求項８】
前記光電半導体は、前記ヘテロ接合トランジスタを介して前記シリコンデバイスに電気的に結合されている請求項６に記載の光デバイス。
【請求項９】
前記光電半導体が前記発光半導体を有する場合に、前記シリコンデバイスは、前記ヘテロ接合トランジスタを制御する制御信号を出力し、前記光電半導体が前記受光半導体を有する場合に、前記シリコンデバイスは、前記ヘテロ接合トランジスタが出力する電気信号を増幅する請求項８に記載の光デバイス。
【請求項１０】
シリコンを含むベース基板と、
前記ベース基板の上方に設けられた複数のシード結晶と、
前記複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体と
を備え、
前記複数の３−５族化合物半導体のうちの少なくとも１つが、供給される駆動電流に応じて光を出力する発光半導体となり得る半導体、または光の照射を受けて光電流を発生する受光半導体となり得る半導体を含む光電半導体を有する半導体であり、
前記複数の３−５族化合物半導体のうち、前記光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体が、ヘテロ接合トランジスタが形成され得る半導体である半導体基板。
【請求項１１】
前記ヘテロ接合トランジスタは、前記発光半導体に前記駆動電流を供給するか、または前記光電流を増幅する請求項１０に記載の半導体基板。
【請求項１２】
前記ベース基板の上方に形成され、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害層をさらに備え、
前記複数のシード結晶が、前記複数の開口の内部に形成されている請求項１０または請求項１１に記載の半導体基板。
【請求項１３】
前記複数のシード結晶が、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である請求項１０から請求項１２の何れか一項に記載の半導体基板。
【請求項１４】
前記ベース基板と前記複数のシード結晶とが接しており、
前記ベース基板と前記複数のシード結晶との界面に接して、前記ベース基板内に、組成がＣｘ３Ｓｉｙ３Ｇｅｚ３Ｓｎ１−ｘ３−ｙ３−ｚ３（０≦ｘ３＜１、０＜ｙ３≦１、０≦ｚ３≦１、かつ０＜ｘ３＋ｙ３＋ｚ３≦１）である界面領域を含み、
前記複数のシード結晶のシリコン組成ｙ１よりも前記界面領域のシリコン組成ｙ３が大きい請求項１０から請求項１３の何れか一項に記載の半導体基板。
【請求項１５】
前記光電半導体が、
Ｐ型またはＮ型の第１伝導型を示す不純物を含む第１伝導型半導体と、
前記第１伝導型半導体と反対の伝導型を示す不純物を含む第２伝導型半導体と、
前記第１伝導型半導体および前記第２伝導型半導体の間に形成された、前記第１伝導型半導体および前記第２伝導型半導体よりもキャリア濃度が低い低キャリア濃度半導体と
を有する請求項１０から請求項１４の何れか一項に記載の半導体基板。
【請求項１６】
前記複数の３−５族化合物半導体のそれぞれが、供給される駆動電流に応じて光を出力し得る発光半導体または光の照射を受けて光電流を発生し得る受光半導体を有する光電半導体、および、ヘテロ接合トランジスタが形成され得る半導体である請求項１０から請求項１５の何れか一項に記載の半導体基板。
【請求項１７】
シリコンを含むベース基板上に複数のシード結晶を形成する段階と、
前記複数のシード結晶に格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と、
前記複数の３−５族化合物半導体のうちの少なくとも１つに、供給される駆動電流に応じて光を出力する発光半導体または光の照射を受けて光電流を発生する受光半導体を含む光電半導体を形成する段階と、
前記複数の３−５族化合物半導体のうち、前記光電半導体を有する３−５族化合物半導体以外の少なくとも１つの３−５族化合物半導体にヘテロ接合トランジスタを形成する段階と、
前記光電半導体と前記ヘテロ接合トランジスタとを接続する段階と
を備える光デバイスの製造方法。
【請求項１８】
前記ベース基板の前記シリコンからなる領域にシリコンデバイスを形成する段階と、
前記シリコンデバイスを覆う保護膜を前記ベース基板の上方に形成し、前記保護膜に前記ベース基板の少なくとも一部を露出する開口を形成する段階と
をさらに備え、
前記複数のシード結晶を形成する段階においては、前記開口の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である複数のシード結晶を形成し、
前記光電半導体を形成する段階および前記ヘテロ接合トランジスタを形成する段階の後に、
前記保護膜の少なくとも一部を除去して、前記シリコンデバイスの少なくとも一部を露出する段階と、
前記発光半導体、前記受光半導体、および前記ヘテロ接合トランジスタから選択された少なくとも１つと前記シリコンデバイスとを結合する段階と
をさらに備える請求項１７に記載の光デバイスの製造方法。
【請求項１９】
前記シリコンデバイスを形成する段階の後において、前記シリコンデバイスの温度を６００℃以下に保つ請求項１８に記載の光デバイスの製造方法。
【請求項２０】
前記複数のシード結晶は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１―ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である請求項１７から請求項１９の何れか一項に記載の光デバイスの製造方法。
【請求項２１】
前記複数のシード結晶を形成する段階においては、前記ベース基板上に前記複数のシード結晶を互いに離して形成する請求項１７から請求項２０の何れか一項に記載の光デバイスの製造方法。
【請求項２２】
前記複数のシード結晶をアニールする段階をさらに備え、
前記複数のシード結晶を形成する段階、および、前記複数のシード結晶をアニールする段階において、前記ベース基板を大気に曝露することなく実施する請求項１７から請求項２１の何れか一項に記載の光デバイスの製造方法。
【請求項２３】
前記複数のシード結晶をアニールする段階、および、前記複数の３−５族化合物半導体を結晶成長させる段階を、前記ベース基板を大気に曝露することなく実施する請求項２２に記載の光デバイスの製造方法。
【請求項２４】
シリコンを含むベース基板の上方に複数のシード結晶を形成する段階と、
前記複数のシード結晶をアニールする段階と、
前記複数のシード結晶のそれぞれに格子整合または擬格子整合する複数の３−５族化合物半導体を結晶成長させる段階と
を備え、
前記複数の３−５族化合物半導体を結晶成長させる段階においては、
前記アニールされた複数のシード結晶のそれぞれに、Ｐ型またはＮ型の第１伝導型の不純物を含む複数の第１伝導型第１半導体を結晶成長させ、
前記複数の第１伝導型第１半導体のそれぞれに、前記複数の第１伝導型第１半導体と反対の伝導型を示す不純物を含む複数の第２伝導型半導体を結晶成長させ、
前記複数の第２伝導型半導体のそれぞれに、前記複数の第１伝導型第１半導体と同じ伝導型を示す不純物を含む複数の第１伝導型第２半導体を結晶成長させる半導体基板の製造方法。
【請求項２５】
前記複数のシード結晶を形成する段階の前に、前記ベース基板の上方に、前記ベース基板の少なくとも一部を露出する開口を有し、結晶成長を阻害する阻害層を形成する段階をさらに備え、
前記複数のシード結晶を形成する段階においては、前記開口の内部で前記複数のシード結晶を選択エピタキシャル成長させ、
前記複数の３−５族化合物半導体を結晶成長させる段階においては、前記複数の第１伝導型第１半導体、前記複数の第２伝導型半導体、および前記複数の第１伝導型第２半導体を選択エピタキシャル成長させる請求項２４に記載の半導体基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１１−１４８９６（Ｐ２０１１−１４８９６Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２０１０−１２８３６６（Ｐ２０１０−１２８３６６）
【出願日】平成２２年６月４日（２０１０．６．４）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２２年６月４日（２０１０．６．４）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
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