【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】高移動度と高耐圧を両立し、かつ大電流動作が可能なIII族窒化物半導体を用い
た半導体素子を提供する。
【解決手段】半導体素子は、III族窒化物系化合物半導体からなり、シートキャリア密度
が、１×１０^１２ｃｍ^−２以上５×１０^１３ｃｍ^−２以下である半導体動作層と、前記半
導体動作層上に形成された第1の電極及び第２の電極とを備え、前記半導体動作層におけ
る転位密度が１×１０^８ｃｍ^−２以上、５×１０^８ｃｍ^−２以下であることを特徴とする
。 （もっと読む）

【課題】エピタキシャルウェーハにミスフィット転位が発生するか否かを適切に判断できるエピタキシャルウェーハの製造方法を提供する。
【解決手段】ウェーハの抵抗率及び成長させるエピタキシャル層の厚さと、ミスフィット転位の発生有無との関係を特定し、所望する抵抗率及びエピタキシャル層の厚さの指定を受け付け（ステップＳ１）、ミスフィット転位が発生するか否かを判定し（ステップＳ２）、発生すると判定した場合に、ゲルマニウムと赤燐をドープすることにより所望の抵抗率となるウェーハのためのシリコンインゴットを生成し（ステップＳ４）、ウェーハを切り出し（ステップＳ７）、受け付けたエピタキシャル層の厚さ以下のエピタキシャル層を形成する（ステップＳ９）。 （もっと読む）

【課題】横方向延伸を減少し、素子サイズを小さくすることができる半導体装置を提供する。
【解決手段】半導体基板上に延伸し、ＳＴＩ領域を間に有する第１および第２のフィンを形成する。ＳＴＩ領域の上面と第１および第２のフィンの上面の間の寸法を第１の高さとし、ＳＴＩ領域の第１と第２のフィンとの間の間隙内に誘電材料を堆積し、ＳＴＩ領域の上面上に上面を有して、誘電材料の上面と第１および第２のフィンの上面との寸法を第２の高さとし、第２の高さは、第１の高さより低くなるように誘電材料を堆積した後、第１および第２のフィン上でそれぞれ誘電体の上方に、第１および第２のフィン延伸をエピタキシャル成長で形成する。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ＳｉＣ膜１１を形成する工程と、このＳｉＣ膜１１の表面にＳｉを供給した状態で、このＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。このようにすれば、Ｓｉを供給した状態でＳｉＣ膜１１を熱処理することにより、ＳｉＣ膜１１をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセットが得られ、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。 （もっと読む）

【課題】シリコンデバイス等耐熱性の低い部位がＳｉ基板に設けられた場合でも、Ｇｅ結晶に熱アニールを施し、十分な結晶品質のＧｅ結晶薄膜を得る。
【解決手段】表面がＳｉであるベース基板と、前記ベース基板の上に形成され、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ―ｚ}（０≦ｘ＜１、０≦ｙ＜１、０＜ｚ≦１、かつ、０＜ｘ＋ｙ＋ｚ≦１）である第１結晶層と、前記第１結晶層が形成された部分以外の前記ベース基板の上に形成された第１半導体素子と、を有する半導体基板の製造方法であって、前記第１半導体素子には電磁波を照射することがなく、前記第１結晶層の一部または全部に電磁波を照射する工程を有する半導体基板の製造方法を提供する。 （もっと読む）

【課題】格子定数が異なる複数種類の半導体素子やスピン機能素子を同一の基板上の同一の層上に混載することが可能な半導体装置の製造方法を提供しようとする。
【解決手段】シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、前記露出したシリコン基板及び前記絶縁膜上にＧｅを含むアモルファスの第１の半導体層を形成する工程と、前記第１の半導体層を第１の方向に延伸した構造に加工する工程と、前記第１の方向に延伸した第１の半導体層に熱処理を加えて、前記開口部から離れるにしたがってＳｉの濃度が減少する第１のＳｉ_1-ｘＧｅ_ｘ（０≦ｘ≦１）層を形成する工程と、を含む。 （もっと読む）

【課題】基板の材質に関係なく半導体回路部分への高熱処理が可能な半導体装置の製造方法を提供する。
【解決手段】樹脂基板２上にシリコーン樹脂で密度が０．７ｇ／ｃｍ3以下の多孔質構造体層４を設ける。ここでシリコーン樹脂は９５質量％以上がシルセスキオキサンまたはシロキサンからなり、シルセスキオキサンはメチルシルセスキオキサンまたはフェニルシルセスキオキサンであることが好ましい。この多孔質構造体層上に半導体素子層３を設け、この半導体素子層側からのみ間欠的に光または電子線により加熱する。 （もっと読む）

【課題】ピッティング不良が抑制され、簡単な工程を通じて形成することができる高性能の半導体素子の製造方法を提供する。
【解決手段】半導体基板にゲート電極を形成する段階と、ゲート電極に側壁スペーサを形成する段階と、側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、トレンチ内にＳｉＧｅ混晶層を形成する段階と、ＳｉＧｅ混晶層上にシリコン層を形成する段階と、シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用してシリコン層の一部をエッチチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有する。キャッピング層を含むことによって半導体素子でホールの移動度が高まる。キャッピング層内のピッティング不良が減少することによって半導体素子の特性が良好になる。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。 （もっと読む）

【課題】上部拡散層上にコンタクトパッドを別途形成することなく、コンタクト合わせマージンを向上させる縦型トランジスタ構造を提供する。
【解決手段】本発明の半導体装置は、基板上に、柱状の半導体からなるボディ部（５）と、ボディ部の側面にゲート絶縁膜（１０）を介して設けられるゲート電極（１１）と、ボディ部の下部に接続される第１の拡散層（９）と、ボディ部の上面に接続される第２の拡散層（１６）とを備える縦構造トランジスタを含む半導体装置であって、第２の拡散層（１６）は、ボディ部の上面の面積以下の基板平面方向の断面を有する第１部分（１４）と、第１部分の上部にボディ部の上面の面積以上の基板平面方向の断面を有する第２部分（１５）とを備え、少なくとも第２部分がエピタキシャル成長層であり、隣接する縦型トランジスタ間に第２部分が接触することを防止する絶縁膜（１７）を有する。 （もっと読む）

【課題】ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２中のゲート電極１２の両側に形成され、ゲート電極１２側にエクステンション領域１６１を有し、導電型不純物を含むソース・ドレイン領域１６と、ソース・ドレイン領域１６のエクステンション領域１６１のゲート電極１２側の側面のみに接し、導電型不純物の半導体基板２中での拡散を抑制する性質を有する拡散抑制不純物を含む拡散抑制層１５と、を有する。 （もっと読む）

【課題】第１導電型半導体層にトレンチを形成し、その中に第２導電型半導体層をエピタキシャル成長させて並列ｐｎ接合構造を形成する際に、ＭＯＳＦＥＴ等の形成時に利用されるマスク合わせ用のアライメントマークを形成すること。
【解決手段】ｎ型半導体層１２に第１のアライメントマーク１を形成し、その上全面にトレンチパターンを有する絶縁膜１３を形成する。絶縁膜１３をマスクとしてトレンチ２を形成し、ｐ型半導体層１４をエピタキシャル成長させる。絶縁膜１３を研磨ストッパとしてｐ型半導体層１４を研磨した後、残った絶縁膜１３をマスクとしてエッチングを行い、ｐ型半導体層１４の上端面を後退させる。表面に残った絶縁膜１３を除去する。表面に絶縁膜２１を形成し、絶縁膜２１の一部を除去してマスクとし、第２のアライメントマーク３を形成する。絶縁膜２１を除去した後、半導体表面を鏡面状に研磨する。 （もっと読む）

半導体構造は、ある結晶方位を有するシリコン基板（１２）と、シリコン基板（１２）の上方に配置された絶縁性層（１８／２２）と、絶縁性層の上方に配置され、基板の結晶方位とは異なる結晶方位を有するシリコン層（２０）と、シリコン基板上に配置され、基板と同じ結晶方位を有するカラムＩＩＩ−Ｖトランジスタデバイス（３４）とを有する。一実施形態では、カラムＩＩＩ−Ｖトランジスタデバイスが、基板と接触する。別の実施形態では、デバイスは、ＧａＮデバイスである、または基板の結晶方位が＜１１１＞であり、シリコン層の結晶方位が＜１００＞である。一実施形態では、ＣＭＯＳトランジスタが、シリコン層内に配置される。一実施形態では、カラムＩＩＩ−Ｖトランジスタデバイスが、カラムＩＩＩ−Ｎデバイスである。一実施形態では、カラムＩＩＩ−Ａｓデバイス、カラムＩＩＩ−Ｐデバイス、またはカラムＩＩＩ−Ｓｂデバイスが、＜１００＞シリコン層の上面上に配置される。
（もっと読む）

【課題】単一のシリコン基板上に種類の異なる半導体結晶層をエピタキシャル成長させる場合に、表面の平坦性を向上し、半導体デバイスの信頼性を高める。
【解決手段】第１窪みおよび第２窪みが形成されたシリコン結晶を表面に有するベース基板と、第１窪みの内部に形成され、露出されている第１のＩＶＢ族半導体結晶と、第２窪みの内部に形成された第２のＩＶＢ族半導体結晶と、第２窪みの内部の第２のＩＶＢ族半導体結晶上に形成され、露出されているＩＩＩ−Ｖ族化合物半導体結晶とを備える半導体基板を提供する。 （もっと読む）

【課題】基板中に形成されたトレンチ中に、単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する改良された方法を提供する。
【解決手段】誘電体分離３（例えばＳＴＩ）を有する基板１を準備する工程と、基板材料１（例えばＳｉ）のトレンチエッチング４を行う工程と、トレンチ４内への充填層５（例えばＧｅ）の選択成長を行う工程と、略溶融温度での充填層６の加熱により、充填層５（例えばＧｅ）の再結晶化７により達成される。 （もっと読む）

【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。
【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。 （もっと読む）

【課題】様々な基材に被剥離層を貼りつけ、軽量された半導体装置およびその作製方法を提供する。
【解決手段】強磁性材料からなるシートを支持体とし、前記強磁性材料からなるシートに接する接着材と、該接着材に接する絶縁膜上に素子とを備える。上記構成において、前記素子は、薄膜トランジスタ、有機化合物を含む層を有する発光素子、液晶を有する素子、メモリー素子、薄膜ダイオード、シリコンのＰＩＮ接合からなる光電変換素子、またはシリコン抵抗素子であってもよい。また、上記各構成において、前記強磁性材料からなるシートは、軟質磁性粉体と合成樹脂とを混合して形成され、着磁されたものであってもよい。 （もっと読む）

制御されたチャネル歪みおよび接合抵抗を有するＮＭＯＳトランジスタ、およびその製造方法が、本明細書で提供される。いくつかの実施形態において、ＮＭＯＳトランジスタを形成するための方法は、（ａ）ｐ型シリコン区域を有する基板を準備すること、（ｂ）ｐ型シリコン区域の上にシリコンシード層を堆積すること、（ｃ）シリコン、シリコンおよび格子調整元素またはシリコンおよびｎ型ドーパントを備えるシリコン含有バルク層をシリコンシード層の上に堆積すること、（ｄ）（ｃ）で堆積されたシリコン含有バルク層に欠けている格子調整元素またはｎ型ドーパントのうちの少なくとも１つをシリコン含有バルク層の中に注入すること、（ｅ）（ｄ）の注入の後、シリコン含有バルク層をエネルギービームを用いてアニールすることを含むことができる。いくつかの実施形態において、基板は、その中に画定されたソース／ドレイン区域を有する、部分的に製造されたＮＭＯＳトランジスタデバイスを備えることができる。
（もっと読む）

【課題】低温での固相エピタキシャル成長法を用いて、単結晶半導体層の膜厚の厚いＳＯＩ基板を提供することを課題の一とする。その際に、予めシード層となる単結晶半導体層の結晶欠陥を修復しなくとも、良好にエピタキシャル成長が進む方法を提供することを課題の一とする。また、シード層の結晶欠陥を修復する工程を別に設けなくとも、固相エピタキシャル成長によりシード層である単結晶半導体層の結晶性が回復したＳＯＩ基板を提供することを課題の一とする。
【解決手段】絶縁層を介して基板に設けられた第１単結晶半導体層上に、非晶質半導体層を形成する。非晶質半導体層は、成膜温度１００℃以上２７５℃以下、シラン系ガスを希釈しないで用いるＣＶＤ法により形成する。熱処理を行って、非晶質半導体層を固相エピタキシャル成長させて、単結晶半導体層の膜厚の厚いＳＯＩ基板を作製する。 （もっと読む）